1 測頻原理
目前對頻率的測量采用的方法主要有：圍繞電子計數(shù)器計一定時間內(nèi)的脈沖個數(shù)來確定頻率；對信號時頻變換的算法進行研究。本文主要討論前者。
1．1 直接測頻法
電子計數(shù)器是一種利用比較法進行測量的最常見、最基本的數(shù)字化儀器，是其他數(shù)字化儀器的基礎(chǔ)。頻率在時間軸上是無限延伸的，因此對頻率測量需要確定一個取樣時間T，在該時間內(nèi)對被測信號的周期進行累加計數(shù)(若計數(shù)值為N)，根據(jù)fx=N／T得到頻率值。此種方法由于閘門時間與被測信號不同步，計數(shù)時存在±1的計數(shù)誤差，影響測頻精度。
1．2 等精度測量法
可見直接測頻法雖然設(shè)計簡單，但是精度不高，為消除“±1計數(shù)誤差”，對其進行改進如圖1所示。
被測信號經(jīng)過濾波、放大、分頻、整形預(yù)處理之后，將處理后的方波信號和閘門時間預(yù)置方波信號進行同步控制。同步控制一般由D觸發(fā)器和三態(tài)門來實現(xiàn)。在測頻率和周期時，單片機控制中心發(fā)出清零信號使三態(tài)傳輸門處于高阻狀態(tài)，同時給出啟動閘門信號，當(dāng)被測信號整形后的方波信號上升沿到來時，同步控制發(fā)出信號，使閘門A和閘門B同時開始對被測信號和標(biāo)準(zhǔn)信號進行計數(shù)。當(dāng)單片機發(fā)出結(jié)束閘門信號后，fx的方波信號上升沿的到來，將使計數(shù)器停止計數(shù)，并申請中斷服務(wù)。這樣便實現(xiàn)了閘門的啟閉與fx同步，再將中斷服務(wù)送來的數(shù)據(jù)送入運算中心進行處理，最后將結(jié)果送入顯示系統(tǒng)，顯示測量結(jié)果。時序圖如圖2所示。
經(jīng)分析，誤差主要來自標(biāo)頻信號與閘門B不同步產(chǎn)生的“±1”誤差，為進一步提高測頻精度，提出了基于相位重合的全同步測頻方法。
1．3 全同步測頻法
全同步頻率計測頻思路：被測信號fx經(jīng)調(diào)理電路處理后與標(biāo)準(zhǔn)頻率f0一起被送入相位重合點檢測電路，先開啟預(yù)置閘門，但并不計數(shù)，當(dāng)兩信號相位第一次重合時打開實際閘門并開始計數(shù)，而實際閘門的關(guān)閉是在預(yù)置閘門下降沿后的第一個相位重合點到來時關(guān)閉的。這樣，計數(shù)電路在1s內(nèi)所累積11的脈沖個數(shù)就有了頻率意義。頻率計算公式等精度測頻一樣，但是因為被測頻率、標(biāo)準(zhǔn)頻率與閘門達到了真正的一致，理論上徹底消除了±1的計數(shù)誤差，如圖3所示。
設(shè)開啟閘門時脈沖同步時間差為△t1，關(guān)閉閘門時脈沖同步時間差為△t2，脈沖的相位同步檢測最大誤差為△t，則有△t1≤△t，△t2≤△t。不計標(biāo)準(zhǔn)時鐘誤差，實際閘門與標(biāo)準(zhǔn)時鐘同步，實際閘門時間為T，被測信號計數(shù)值為Nx，標(biāo)準(zhǔn)時鐘計數(shù)值為No，則被測信號的頻率測量值為：
真實值為：
頻率測量的相對誤差為：
由式(3)可知，誤差只與脈沖相位檢測電路的準(zhǔn)確度有關(guān)。
2 硬件電路設(shè)計
2．1 信號調(diào)理電路設(shè)計
被測信號為1 Hz～6 GHz，頻帶范圍較寬，而CPLD／FPGA中計數(shù)器工作頻率不超過200MHz，因此需要對被測信號進行預(yù)處理。該頻率計模塊包含 3個測試通道，分別為0，1，2通道。其中，O通道所測頻率范圍為1～6 GHz；1通道所測頻率范圍為50 MHz～1 GHz；2通道所測頻率范圍為1 Hz～50 MHz。對于0，1通道的信號，由于頻率較高，因而先由高頻信號接收器進行接收整形，然后經(jīng)前端分頻器分頻后送到FPGA／CP-LD進行計數(shù)；對于2通道所測的信號被放大整形后直接送到FPGA／CPLD計數(shù)。
2．2 器件選擇
由于該頻率計模塊分3個測試通道，對應(yīng)不同的測試通道，選用了相對應(yīng)的器件。在O通道，選用Zarlink公司的ZL40800和SP8782，實現(xiàn)8×32分頻；在1通道，選用SP8782實現(xiàn)32分頻；在2通道選用施密特觸發(fā)器對信號進行放大整形。高穩(wěn)定度晶振選用TC75溫度補償晶振，其穩(wěn)定度為±10-8；FPGA選用Altera公司的EPM7032SLC44-5，其速度等級為5 ns，既滿足了該電路的要求，又兼顧了電磁兼容；高頻信號接收器采用NB6L16差分接收器，其接收的最高信號頻率可達 6 GHz。
2．3 PXI總線接口電路設(shè)計
專用PCI接口芯片加CPLD／FPGA的接口方案，采用專用接口芯片PCI9030雖沒有像直接采用CPLD／FPGA那么靈活，但它可以大大縮短開發(fā)周期，并且專用總線接口芯片具有通用性，提供配置寄存器，具備用于突發(fā)傳輸功能的片內(nèi)FIFO等優(yōu)點，避免了自行設(shè)計PXI總線將大量的人力和物力投入到紛繁的邏輯驗證、時序分析工作上，開發(fā)周期長的弊端。
2．4 基于FPGA的相位重合檢測電路設(shè)計
相位重合檢測電路基本原理：利用FPGA內(nèi)部的延時特性，信號經(jīng)過方向延時后和原信號相與，即可獲得與延時時間長度相同的輸出，且輸出間隔為各自的周期，當(dāng)兩路信號在第一次與門之后重合時，y輸出高電平，此時判斷兩信號相位重合。EPM7032SLCA4-5的延時時間為5 ns。電路圖如圖4所示，時序圖如圖5所示。
3 基于PXI總線的寬帶頻率計設(shè)計
3．1 PXI總線介紹
PXI總線是在PCI總線內(nèi)核技術(shù)上增加了成熟的技術(shù)規(guī)范和要求形成的。它通過增加用于多板同步的觸發(fā)總線和參考時鐘(10 MHz)，用于進行精確定時的星型觸發(fā)縱向，以及用于相鄰模塊間高速通信的局部總線來滿足用戶試驗和測量的要求。PXI將Windows 95和Windows NT定義為其標(biāo)準(zhǔn)軟件框架，并要求所有的儀器模塊都帶有按VISA規(guī)范編寫的WIN32設(shè)備驅(qū)動程序，使PXI成為一種系統(tǒng)級的規(guī)范，確保系統(tǒng)易于集成和使用。
3．2 頻率計系統(tǒng)組成
被被測信號經(jīng)過調(diào)理電路預(yù)處理后與標(biāo)準(zhǔn)頻率一起輸出到相位檢測電路后，由總線控制打開預(yù)制閘門，當(dāng)檢測到相位重合時，實際閘門開啟并計數(shù)，當(dāng)預(yù)制閘門下降沿到來時并不立即停止計數(shù)，而是等到下一次的脈沖重合點到來時關(guān)閉閘門并停止計數(shù)，系統(tǒng)由PXI總線進行控制。原理圖如圖6所示。
4 結(jié)語
介紹了一種基于PXI總線的高精度寬帶頻率計，采用預(yù)分頻和相位同步測頻相結(jié)合的技術(shù)，實現(xiàn)了寬帶范圍內(nèi)的高精度測頻要求，同時，通過FPGA將關(guān)鍵電路部分以邏輯編程的方式集成在芯片中，易于修改，使用方便。整個系統(tǒng)由PXI總線進行通信和控制，該頻率計在電子測量領(lǐng)域有著廣泛的應(yīng)用前景。
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