用高性能ADC拓展軟件定義無(wú)線電應(yīng)用領(lǐng)域

     美國(guó)國(guó)家半導(dǎo)體推出的全新12位模數(shù)轉(zhuǎn)換器(ADC)在采樣速率、動(dòng)態(tài)性能和集成功能集方面實(shí)現(xiàn)了很大的飛躍，其采樣速率高達(dá)3.6GSPS，同時(shí)能將基底噪聲保持在-147dBm/Hz。即使是性能最接近的單片競(jìng)爭(zhēng)產(chǎn)品，也只能實(shí)現(xiàn)在1GSPS下12位分辨率的信號(hào)采樣，這樣的性能飛躍究竟是如何實(shí)現(xiàn)的？?jī)?yōu)良的采樣速率和噪聲特性是如何得到的？使用了哪些基礎(chǔ)架構(gòu)和處理技術(shù)？以3.6GSPS速率采樣的12位數(shù)字?jǐn)?shù)據(jù)是如何采樣及處理的？需要什么樣的時(shí)鐘電路？本文將就上述問(wèn)題以及接踵而至的其它諸多問(wèn)題進(jìn)行討論，并將在最后總結(jié)可能將受益于該技術(shù)的一些應(yīng)用領(lǐng)域。

　　千兆采樣率級(jí)別的ADC設(shè)計(jì)工程師在系統(tǒng)架構(gòu)上的選擇相對(duì)有限，通?？扉W式(flash)或折疊式(folding)最為合適。其它諸如流水線(pipeline)架構(gòu)、分級(jí)式(sub-ranging)架構(gòu)或多步式(multi-step)架構(gòu)均使用了某種形式的判決反饋回路。例如，在流水線架構(gòu)中，被采樣的模擬信號(hào)被低分辨率的ADC轉(zhuǎn)換為數(shù)字信號(hào)，接著由低分辨率的數(shù)模轉(zhuǎn)換器(DAC)還原成模擬信號(hào)，這會(huì)產(chǎn)生一個(gè)誤差電壓，之后該電壓又一次被轉(zhuǎn)換為數(shù)字信號(hào)，再由控制邏輯進(jìn)行處理。這一系列連續(xù)事件最終限制了流水線架構(gòu)所能獲得的最大采樣速率。一些流水線架構(gòu)的ADC可能同時(shí)使用時(shí)間交錯(cuò)采樣來(lái)獲得更高的采樣速率，但這樣的方法在功耗方面的效率相對(duì)較低。

　　盡管由于單次轉(zhuǎn)換僅受限于并行工作的一系列比較器的開關(guān)速率，快閃型架構(gòu)在理論上可實(shí)現(xiàn)最快的采樣速率，但它同樣存在一個(gè)重大弊端，即獲得N位的分辨率需要2N–1個(gè)數(shù)據(jù)比較器。在分辨率高于8位時(shí)，這樣做將以巨大的占位面積和更高的功耗為代價(jià)。此外，在分辨率為8位或更高時(shí)，對(duì)如此多的比較器輸出信號(hào)進(jìn)行編碼也將帶來(lái)額外的速率限制。基于上述原因，美國(guó)國(guó)家半導(dǎo)體全新的12位ADC系列使用了折疊式系統(tǒng)架構(gòu)，并結(jié)合了內(nèi)插技術(shù)和對(duì)用戶透明的片內(nèi)自校準(zhǔn)專利技術(shù)。

　　折疊式架構(gòu)的情況與快閃式基本一致，不同的是比較器可根據(jù)折疊階數(shù)進(jìn)行共享，因此大幅減少了比較器數(shù)目。假設(shè)折疊階數(shù)為f，則n位轉(zhuǎn)換器所需的比較器數(shù)目為2N/f+f–2。內(nèi)插技術(shù)還減少了所需的前端放大器數(shù)量，從而使輸入信號(hào)的負(fù)載最小化，進(jìn)一步降低了功率需求。但折疊式也有一個(gè)缺點(diǎn)，與快閃式相比，它更容易受器件偏移的影響。為補(bǔ)償偏移帶來(lái)的影響，ADC12D1800采用了專利的片內(nèi)自校準(zhǔn)方案來(lái)矯正ADC前置放大電路中的偏移。這將降低折疊式架構(gòu)產(chǎn)生的積分非線性(INL)誤差。與其它系統(tǒng)架構(gòu)相比，折疊內(nèi)插式與片內(nèi)自校準(zhǔn)技術(shù)的結(jié)合大大節(jié)省了芯片裸片面積和功耗。上電后自校準(zhǔn)在芯片內(nèi)自動(dòng)運(yùn)行，無(wú)需任何外部信號(hào)或控制電路。該系列ADC采用美國(guó)國(guó)家半導(dǎo)體自有的0.18μm純CMOS工藝制造，這種工藝是為獲得最大噪聲性能同時(shí)盡可能降低功耗而專門開發(fā)的。其它超高速ADC采用Bipolar(雙極)或BiCMOS工藝技術(shù)制造，通常需要2個(gè)或更多的電源軌且功耗極大。圖1中給出了雙ADC12D1800的模塊圖，該芯片運(yùn)行在1.8V至2.0V的單軌電源下，每個(gè)通道的功耗僅為2.05W。

圖1：12位模數(shù)轉(zhuǎn)換器ADC12D1800模塊圖。

　　超高速ADC支持電路

　　要利用ADC12D1800這樣的數(shù)據(jù)轉(zhuǎn)換器獲得高性能表現(xiàn)，必須保證支持電路的性能與數(shù)據(jù)轉(zhuǎn)換器本身相當(dāng)。支持電路的要素包括：高性能，低抖動(dòng)時(shí)鐘源；用來(lái)驅(qū)動(dòng)ADC輸入的高線性、低噪聲放大器或平衡-非平衡變壓器；用來(lái)采集和處理Gbps級(jí)數(shù)據(jù)的高速FPGA或ASIC技術(shù)。

　　產(chǎn)生GHz級(jí)的時(shí)鐘信號(hào)

　　數(shù)據(jù)轉(zhuǎn)換系統(tǒng)中最重要的子電路之一就是時(shí)鐘源，時(shí)鐘信號(hào)的精度直接影響轉(zhuǎn)換器的動(dòng)態(tài)性能。時(shí)鐘源必須具有非常微小的時(shí)鐘抖動(dòng)和相位噪聲。一個(gè)完美的時(shí)鐘發(fā)生器應(yīng)該總是在相同的時(shí)間間隔發(fā)出時(shí)鐘沿。而在實(shí)際操作中，時(shí)鐘沿到來(lái)的時(shí)間間隔總是不斷變化的。由于時(shí)鐘信號(hào)的不確定性，采樣波形的信噪比(SNR)可能不盡如人意。時(shí)序不確定性/時(shí)鐘抖動(dòng)越嚴(yán)重，對(duì)ADC基底噪聲的影響越惡劣，因此信噪比越低。采樣時(shí)鐘信號(hào)的諧波也會(huì)混雜在模擬輸入信號(hào)中，導(dǎo)致互調(diào)失真(IMD)和噪聲功率比(NPR)性能下降。因此，需要具有出色雜散噪聲性能的低抖動(dòng)時(shí)鐘源。抖動(dòng)產(chǎn)生的噪聲未超過(guò)量化噪聲(1/2LSB)時(shí)，來(lái)自所有信號(hào)源的可容忍最大時(shí)鐘抖動(dòng)(Tj)可由以下簡(jiǎn)單公式進(jìn)行計(jì)算：

　　如果輸入電壓(VIN)優(yōu)化后等于ADC的滿量程電壓(VINFSR)，那么時(shí)鐘抖動(dòng)要求便成為ADC分辨率(N位)和輸入采樣頻率(fin)的一個(gè)影響因素。可用以下公式計(jì)算滿足期望信噪比規(guī)格所要求的時(shí)鐘抖動(dòng)：

　　當(dāng)輸入頻率為奈奎斯特(Nyquist)采樣率(1.8GSPS轉(zhuǎn)換率對(duì)應(yīng)的輸入頻率為900MHz)，60dB信噪比對(duì)應(yīng)的整體時(shí)鐘抖動(dòng)為180fs。這種極低的時(shí)鐘抖動(dòng)可用LMX2541配合適當(dāng)?shù)幕鶞?zhǔn)振蕩器，或者用最高頻率1.0GSPS的LMK04000系列的ADC12D1000來(lái)實(shí)現(xiàn)。這兩種方案的雜散諧波失真性能都不會(huì)限制模數(shù)轉(zhuǎn)換器的動(dòng)態(tài)性能。表1列出了關(guān)于美國(guó)國(guó)家半導(dǎo)體LMK0X000時(shí)鐘產(chǎn)品的詳細(xì)信息。

　　模擬輸入電路只有兩種組件可供選擇：寬帶差分放大器或者平衡-不平衡變壓器(要實(shí)現(xiàn)最優(yōu)動(dòng)態(tài)性能，模擬輸入必須為差分驅(qū)動(dòng)方式)。由于變壓器是無(wú)源器件，因此沒有任何功耗。輸入功率基本等于輸出功率，只是在變壓器繞組上有輕微損耗。由于變壓器是無(wú)源器件，因此失真通常小于差分放大器。但是在使用變壓器時(shí)，難以在維持阻抗與ADC輸入匹配的同時(shí)控制信道增益。此外，變壓器比高性能差分放大器更容易發(fā)生增益和相位失配。放大器可以提供高增益(固定和可變的)、直流耦合和ADC輸入保護(hù)。帶有輸出箝位功能的放大器對(duì)防止過(guò)高的模擬輸入非常有幫助。在變壓器輸出端使用快速箝位二極管通常不可行，因?yàn)樵黾拥倪@個(gè)電容將使信號(hào)帶寬和動(dòng)態(tài)性能降低。

　　ADC12D1800的滿量程差分輸入電壓為0.8V p-p。雖然不會(huì)立刻體現(xiàn)出來(lái)，但這個(gè)相對(duì)較小的滿量程范圍有它潛在的好處。其它超高速ADC依靠較寬的輸入VINFSR(>2V p-p)電壓來(lái)試圖獲得盡可能高的信噪比。盡管理論上可行，但實(shí)際上一個(gè)2V p-p的高頻信號(hào)通過(guò)平衡-非平衡變壓器或者差分放大器之后很難保持低失真。當(dāng)信號(hào)幅值增加，尤其是信號(hào)頻率也提高時(shí)，幅值與相位匹配將變差。而且幅值越高，諧波和非諧波失真也會(huì)越嚴(yán)重。

　　同樣值得注意的是，由于要求的時(shí)鐘源抖動(dòng)性能和VIN/VINFSR之比相關(guān)，通過(guò)使模擬輸入低于標(biāo)稱VINFSR來(lái)最大化放大器或平衡-非平衡的失真性能，可以補(bǔ)償高VINFSR值的影響，這將會(huì)對(duì)時(shí)鐘源產(chǎn)生更加嚴(yán)格的要求。推薦用LMH6554和LMH6517這兩款放大器來(lái)驅(qū)動(dòng)ADC12D1X00系列ADC。

表1：LMK時(shí)鐘產(chǎn)品系列。

　　高速數(shù)字?jǐn)?shù)據(jù)的采集和處理

　　ADC12D1X00系列ADC提供一個(gè)可被解復(fù)用的數(shù)據(jù)采集時(shí)鐘(DCLK)，其頻率可被降至現(xiàn)有FPGA技術(shù)可處理的能力范圍之內(nèi)。ADC12D1800為它的兩個(gè)通道分別提供了經(jīng)解復(fù)用的數(shù)據(jù)輸出。該ADC將兩個(gè)連續(xù)采樣信號(hào)同時(shí)分別輸出到兩根12位數(shù)據(jù)總線上(1:2解復(fù)用)。如果該ADC被配置為單通道器件并采用DES(雙沿采樣)模式，那么采樣速率將從1.8GSPS倍增加到3.6GSPS。在這種模式下，四個(gè)連續(xù)的采樣信號(hào)可同時(shí)分別提供給四根總線上(1:4解復(fù)用)。盡管這種將數(shù)字輸出信號(hào)解復(fù)用的方法使數(shù)據(jù)傳輸速率減少至采樣速率的一半，但輸出數(shù)據(jù)位數(shù)卻變成了原來(lái)的兩倍。如果需要的話，數(shù)據(jù)也可以直接以1:1的方式輸出。

　　在3.6GSPS采樣速率和1:4解復(fù)用模式下，12位的數(shù)據(jù)將同步輸出到一個(gè)900MHz的時(shí)鐘。即使在這個(gè)降低的速率下，一些FPGA存儲(chǔ)器和鎖存器還是無(wú)法直接采集該數(shù)據(jù)，采用DDR DCLK選項(xiàng)將會(huì)對(duì)此有所幫助。借助這個(gè)選項(xiàng)，數(shù)據(jù)將會(huì)在時(shí)鐘上升沿和下降沿兩個(gè)時(shí)刻輸出。雖然DDR信令的數(shù)據(jù)傳輸速率保持不變，但時(shí)鐘頻率降低了一半(變?yōu)楦菀卓刂频?50MHz)。參考設(shè)計(jì)板(ADC12D1X00RB)上的Virtex-4器件配備了數(shù)字時(shí)鐘管理模塊(DCM)，該模塊允許時(shí)鐘信號(hào)在器件內(nèi)部產(chǎn)生，并對(duì)輸入數(shù)據(jù)時(shí)鐘保持鎖相。出于調(diào)試目的，ADC12D1X00能在四個(gè)輸出端口提供完全獨(dú)立于輸入信號(hào)的測(cè)試模式。該ADC是自由運(yùn)行的，而且測(cè)試模式發(fā)生器與包括OR+/-端口在內(nèi)的輸出相連。測(cè)試模式輸出在DES模式和非DES模式下完全相同。每個(gè)端口都給出了一個(gè)12位的唯一字符，該字符的各位按照數(shù)據(jù)表中的描述在1和0間變化。

　　向軟件定義無(wú)線電架構(gòu)遷移

　　軟件定義無(wú)線電(SDR)的關(guān)鍵特征被定義在數(shù)字域，而非模擬域。硬件定義無(wú)線電(HDR)的混頻、下變頻、濾波和其它信號(hào)處理絕大部分是用模擬器件完成的，與此相反，軟件定義無(wú)線電的信號(hào)處理基本上是在FPGA或ASIC內(nèi)部完成的。軟件定義無(wú)線電具有這樣幾個(gè)優(yōu)勢(shì)：更高的靈活性、更低的復(fù)雜度、更小的體積和功耗，以及更低的硬件開發(fā)和重設(shè)計(jì)成本。為實(shí)現(xiàn)SDR方案，信號(hào)的數(shù)字化必須在更靠近天線的地方完成。這項(xiàng)技術(shù)能讓全部期望的信號(hào)帶在許多應(yīng)用中不需要復(fù)雜、非線性的混頻器、本地振蕩器和濾波器(IF和基帶)就能完成數(shù)字化。軟件定義無(wú)線電在某種形式上已經(jīng)存在多年，但由于之前ADC技術(shù)的限制，軟件定義無(wú)線電的運(yùn)用僅僅局限在一小部分只需8位或10位噪聲性能的應(yīng)用領(lǐng)域。

　　隨著這項(xiàng)12位新技術(shù)的誕生，許多全新的應(yīng)用領(lǐng)域終于能夠利用軟件定義無(wú)線電體系架構(gòu)帶來(lái)的優(yōu)勢(shì)，包括測(cè)試儀器(光譜分析儀、數(shù)字示波器)、雷達(dá)、通信(衛(wèi)星、微波回程、光鏈路)、多通道機(jī)頂盒(STB)、信號(hào)智能和激光雷達(dá)(LIDAR)領(lǐng)域。不管應(yīng)用在以上哪個(gè)領(lǐng)域，軟件定義無(wú)線電技術(shù)都將減少元器件總數(shù)，削減物料清單成本，降低方案的尺寸和功耗，并提供極大的靈活性和可編程性。通過(guò)重用通用模擬前端模塊升級(jí)設(shè)備也可有助于減少未來(lái)的研發(fā)費(fèi)用。