Agilent LVDS傳輸系統(tǒng)測試方案

LVDS是低壓差分信號的簡稱，由于其優(yōu)異的高速信號傳輸性能，目前在高速數(shù)據(jù)傳輸領域得到了越來越多的應用。其典型架構(gòu)如下：

一般LVDS的傳輸系統(tǒng)由FPGA加上LVDS的Serdes芯片組成， LVDS的Serializer芯片把FPGA的多路并行數(shù)據(jù)通過時分復用的方法變成較少路數(shù)、較高速率的串行LVDS信號進行傳輸，接收端的de-Serializer芯片再把接收到的串行LVDS信號解成多路并行數(shù)據(jù)。其好處在于FPGA通過外掛的LVDS芯片可以方便可靠地以高速率把內(nèi)部數(shù)據(jù)傳輸出去，如NS、TI等公司大量提供這種LVDS的Serdes芯片。

對于LVDS系統(tǒng)的測試，主要涉及以下幾個方面：

1/ FPGA內(nèi)部邏輯和并行接口測試，用于保證數(shù)據(jù)處理和控制的正確性；

2/ 高速串行LVDS信號質(zhì)量測試，用于保證LVDS信號的正確傳輸；

3/ 高速互連電纜和PCB的阻抗測試，用于保證傳輸鏈路的信號完整性；

4/ 系統(tǒng)誤碼率測試，用于驗證系統(tǒng)實際傳輸?shù)恼`碼率；

下面就幾個方面分別介紹：

1/ FPGA內(nèi)部邏輯和并行接口測試，用于保證數(shù)據(jù)處理和控制的正確性；

傳統(tǒng)上的FPGA內(nèi)部信號調(diào)試有2種方法：直接探測和軟邏輯分析儀的方案。

直接探測的測試方法:

是通過在邏輯代碼里定義映射關系，把內(nèi)部需要調(diào)試的信號映射到外部未使用的I/O管腳上，通過相應PCB走線和連接器把這些I/O管腳的信號引出，再送給邏輯分析儀做信號測試和分析儀。

這種方法的好處是簡便直觀，可以利用邏輯分析儀的觸發(fā)和存儲功能，同時信號的時序關系都得到保留；但缺點在于FPGA內(nèi)部要探測的信號節(jié)點很多，而外部的未用I/O數(shù)量是有限的，因此調(diào)試完一組節(jié)點后需要修改邏輯代碼中的映射關系到另一組節(jié)點，并重新綜合、布線，當工程比較復雜時綜合、布線等花的時間非常長，所以對于比較復雜的設計測試效率比較低。

軟邏輯分析儀的方案:

是FPGA廠家提供的一種測試方案，其原理是在FPGA邏輯代碼設計階段或綜合完成后在工程中插入一個軟邏輯分析儀的核，軟邏輯分析儀的核需要占用一定的塊RAM資源，可以用工作時鐘把內(nèi)部信號信號采集到塊RAM里，采完以后再通過FPGA的JTAG接口把塊RAM里的數(shù)據(jù)讀到外部PC上顯示波形。這種方案的好處是只需要外部PC就可以完成測試，不用占用額外I/O，同時如果代碼沒有變化的話可以不用重新綜合，但是使用也有一定的限制，比如會占用比較多塊RAM，記錄波形長度和觸發(fā)功能有限，由于內(nèi)部時鐘先作采樣造成信號的時序關系丟失等。

為了解決目前FPGA調(diào)試中面臨的問題，Agilent做為業(yè)界領先的測試儀器生產(chǎn)廠商，和業(yè)界領先FPGA廠商合作共同推出了動態(tài)探頭的FPGA調(diào)試方案。動態(tài)探頭的方案可以支持Agilent的邏輯分析儀，也可以支持混合信號示波器，比如Agilent的MSO9000系列.

下面以Xilinx的FPGA調(diào)試來舉例說明。動態(tài)探頭的工作原理也是在FPGA設計階段用開發(fā)工具，比如Xilinx的Chipscope在FPGA代碼綜合完成后插入一個ATC2（Agilent Trace Core-2）的IP core，把內(nèi)部信號映射到ATC2 core的輸入端，然后布線映射生成bit文件下載到FPGA內(nèi)，整流程和軟邏輯分析儀的設計流程非常類似。

但是相對于軟邏輯分析儀的方案，這個core的功能相對簡單，基本功能相當于一個可以被JTAG命令控制的多路復用器，因此其僅占用很少的邏輯布線資源。目前Agilent的邏輯分析儀以及9000系列示波器都是基于windows和PC平臺的，因此可以用邏輯分析儀或示波器的USB或并口來控制JTAG電纜完成bit文件下載和信號組的選擇。FPGA的I/O輸出的信號可以通過邏輯分析儀的探頭捕捉測量,FPGA強大的采樣、觸發(fā)和存儲功能可以支持非常復雜的信號分析。下面是一個調(diào)試的組網(wǎng)圖。

由于測試工程師可能要探測的信號已經(jīng)都事先送到了ATC2 Core的輸入端，因此再調(diào)試階段只需要在邏輯分析儀或混合信號示波器的操作界面里選擇不同組的信號即可直接把信號送出，當完成一個模塊調(diào)試后不用再修改任何代碼和映射關系即可直接選擇另一個模塊的信號輸出進行調(diào)試。由此可見，這種調(diào)試方法結(jié)合了以前兩種調(diào)試方法的優(yōu)點，把儀器強大的采樣、觸發(fā)、存儲功能和軟核的靈活性結(jié)合起來，在實現(xiàn)FPGA內(nèi)部信號有效探測同時大大提高了調(diào)試效率。

2/ 高速串行LVDS信號質(zhì)量測試，用于保證LVDS信號的正確傳輸；

傳統(tǒng)的并行式數(shù)據(jù)通信，即多通道數(shù)據(jù)與時鐘分別傳送，往往因為傳輸路徑不一致而產(chǎn)生建立與保持時間違反。當速度增加的時候，準確控制傳輸時延顯得異常的困難，因此今天新型的數(shù)據(jù)通信都已經(jīng)是串行了。從并行到串行的改變除了數(shù)據(jù)速率的提高以外，對于測試方法也提出了新的要求。

LVDS采用多對高速差分信號傳輸數(shù)據(jù)，數(shù)據(jù)速率可以從幾百Mbps至幾個Gbps。為了保證高速信號的傳輸，LVDS使用差分線提供雙向數(shù)據(jù)收發(fā)，因此可以用比較小的信號擺幅提供更高的傳輸速率，而且差分線本身具有更好的抗干擾能力和更小的EMI，可以支持更長的電纜傳輸。由于LVDS的信號速率比較高，因此要對LVDS信號進行可靠的探測，對于示波器和探頭的要求也非常高，通常測量要求使用2.5G~4G帶寬的示波器。Agilent的DSO9000系列示波器由于具有很小的底噪聲和觸發(fā)抖動，平坦的帶內(nèi)頻響特性和很小的Return Loss，因此非常適合于進行象LVDS這樣的高速信號的測量。同時Agilent的DSO9000系列示波器還具有業(yè)內(nèi)最深的存儲深度（通道的內(nèi)存可以到1Gpts），適合用于復雜事件的記錄和分析。

高速串行LVDS信號質(zhì)量測試的測試項目通常為：

1. 眼圖、模板測試

2. 抖動分析

為了驗證LVDS的信號質(zhì)量，通常會要求進行眼圖、模板的測試，這就還需要借助Agilent的高速串行數(shù)據(jù)分析軟件，它可以靈活設置LVDS時鐘恢復所需要的鎖相環(huán)形狀及帶寬，還可以提供LVDS信號的眼圖和模板測試功能。對于模板測試失敗的波形，Agilent的DSO9000示波器還有一個非常獨特的功能：失效bit定位，即可以將模板測試的波形展開，看到造成模板測試的各個特定的bit，這對于定位問題的原因非常有用。下圖是個失效bit定位的例子。

DSO/MSO900系列的去嵌入功能對于LVDS的信號調(diào)試也非常有用。去嵌入（De-Embed）方法最早來源于網(wǎng)絡分析儀。網(wǎng)絡分析儀號稱儀器之王，其應用范圍和測試精度是很多其它儀器無法比擬的。網(wǎng)絡分析儀的測試精度之所以高，很大一方面在于網(wǎng)絡分析儀有一套非常成熟的校準方法和理論，可以有效消除儀器內(nèi)部和測試附件所帶來的誤差。這種方法應用在實時示波器里，可以用來消除測試電纜或夾具帶來的誤差或者評估測試電纜或夾具對信號的影響。如下例所示，去嵌入方法可以用來評估LVDS電纜對于信號的影響，其實際運算結(jié)果和實測結(jié)果非常接近。

高速信號產(chǎn)生問題的原因很多時候都是由于抖動造成的，LVDS信號出問題也有一半的原因都是由于時鐘的抖動。時鐘和信號中抖動的成因是很復雜的的，總的抖動成分TJ中包含了確定性抖動DJ和隨機抖動RJ，而DJ和RJ又分別是由很多因素構(gòu)成。因此LVDS的測試中應包含各抖動分量的測量項目。LVDS要準確測量TJ和DJ，需要借助于相應的抖動分析軟件。下圖是用9000示波器的EzJIt Plus抖動分析軟件進行抖動分解的一個測試例子。

3/ 高速互連電纜和PCB的阻抗測試，用于保證傳輸鏈路的信號完整性；

在較低數(shù)據(jù)速率時，驅(qū)動器和接收機一般時導致信號完整性問題的主要因素。以往人們通常把印刷電路板、連接器、電纜和過孔當成是簡單的部件，稍加考慮或者無需考慮其他因素就可以很容易地把它們組成一個系統(tǒng)?，F(xiàn)在，從邏輯電平0 到邏輯電平1 的數(shù)據(jù)上升時間已不到100 ps，當這么高速的信號在傳輸線路上傳輸時會形成微波傳輸線效應，這些傳輸線效應對于信號的影響會更加復雜。很多系統(tǒng)內(nèi)的物理層有許多線性無源元件，它們會因阻抗不連續(xù)而產(chǎn)生反射，或者對于不同頻率成分有不同的衰減，因此作為互連的物理層特性檢驗正變得日益關鍵。

一般用時域分析來描述這些物理層結(jié)構(gòu)的特征，為了獲得一個完整的時域信息，必須要測試反射和傳輸（TDR和TDT）中的階躍和脈沖相應。隨著信號頻率的提高，通常還必須在所有可能的工作模式下進行頻域分析，以全面描述物理層結(jié)構(gòu)的特征。S參數(shù)模型說明了這些數(shù)字電路所展示出的模擬特點，如不連續(xù)點反射、頻率相關損耗、串擾和EMI等。

傳統(tǒng)PCB板的阻抗測試方法不能完全描述信號經(jīng)過傳輸線路后的行為特點，因此對于這些高速傳輸線和連接器的分析也要把時域和頻域結(jié)合起來，采用更高級的分析方法，其中一種很有效的工具就是物理層測試系統(tǒng)(PLTS)。

物理層測試系統(tǒng)（PLTS）適合用于信號完整性分析。如下圖所示，PLTS 軟件引導用戶完成硬件設置、校準和數(shù)據(jù)采集。時域反射計（TDR）和矢量網(wǎng)絡分析儀（VNA）都可作為測量引擎，它們各自的校準向?qū)⒃试S您采用先進的校準技術。它幫助您去除不需要的測試夾具效應，比如電纜損耗、連接器不連續(xù)性和印制電路板材料的介電損耗。用PLTS器件數(shù)據(jù)庫通過許多有用方法觀看器件的性能特性, 可用Novel眼圖綜合引擎完成熟悉的時域分析(TDR 和TDT)。對于高速數(shù)字標準，例如HDMI和串行ATA，由于高速數(shù)據(jù)的快上升時間沿會在背板通道內(nèi)產(chǎn)生微波傳輸線效應，所以現(xiàn)在頻域分析已處于主導地位,因此我們經(jīng)常需要測試輸入差分插入損耗(SDD21)。PLTS提供的虛擬位圖發(fā)生器允許把用戶定義的二進制序列或標準PRBS與測量數(shù)據(jù)相卷積而得到眼圖。此外，PLTS 還使用專利變換算法得到頻域和時域數(shù)據(jù)，正向和反向信號流，以及所有可能工作模式(單端、差分和模式轉(zhuǎn)換)中的傳輸和反射項。

在PLTS中，使用基于TDR的測試系統(tǒng)和基于VNA的測試系統(tǒng)都可以提供比較完整的信息，那么應該選擇哪個系統(tǒng)呢？

許多信號完整性（SI）實驗室都同時采用了這兩種系統(tǒng)。這兩種系統(tǒng)都有自己的優(yōu)勢，在某些要求得到最大限度的多功能性的場合，這兩套系統(tǒng)都可以適當?shù)丶右允褂谩?/p>

TDR測試系統(tǒng)：

l 對于需要快速建立一階模型、而且希望測試設備容易使用和熟悉的工程師來說，基于TDR的測試系統(tǒng)可能是最佳選擇。

矢量網(wǎng)絡分析儀的測試系統(tǒng)：

l 基于矢量網(wǎng)絡分析儀（VNA）的測試系統(tǒng)大大提高了帶寬、幅度和相位精度、相位穩(wěn)定性、動態(tài)范圍（信噪比）和先進的校準技術。

l 在很多情況下高動態(tài)范圍是非常重要的，使用大的動態(tài)范圍就有可能把非常低的信號串擾測試出來，對于差分器件來說高的動態(tài)范圍可以識別非常小的模式轉(zhuǎn)換，如由于差分器件設計不對稱造成差分信號轉(zhuǎn)換成共模干擾。

l 由于VNA可以直接進行線路或電纜的頻域衰減曲線的測量，所以如果非常關注測量結(jié)果的精度和可重復性，或者希望直接測量頻域參數(shù)，最好選擇VNA。

4/ 系統(tǒng)誤碼率測試，用于驗證系統(tǒng)實際傳輸?shù)恼`碼率；

誤碼率是評判傳輸系統(tǒng)性能的最終標準，新一代高速數(shù)字傳輸系統(tǒng)對于通道數(shù)目、信號傳輸速率和傳輸誤碼率提出了越來越高的要求。由于對于這種高速傳

輸系統(tǒng)來說，往往是采用高速緩沖方式，不大可能采用請求重發(fā)的糾錯措施。因此，我們必須保證系統(tǒng)誤碼率的指標要求，從數(shù)據(jù)抖動、眼圖張開度、誤碼特性等測試方面入手，在信號電平體制、編碼方式和協(xié)議以及保證傳輸線匹配方面多做文章，從而保證傳輸系統(tǒng)的正常工作。

Agilent 的ParBERT 81250A 并行誤碼測試系統(tǒng)采用VXI模塊化構(gòu)架，為了滿足用戶不同的測試需求，以及增強系統(tǒng)配置擴展升級的靈活性，系統(tǒng)硬件劃分為前端、數(shù)據(jù)模塊、時鐘模塊、主機箱，系統(tǒng)控制計算機組成（如下圖所示）。

前端決定了數(shù)據(jù)端口的特性（碼型發(fā)生器/誤碼分析器)能力，而數(shù)據(jù)模塊作為小的機架，承載前端并最終實現(xiàn)其（碼型發(fā)生器/誤碼分析器)功能。這樣，數(shù)據(jù)模塊就能夠?qū)?shù)據(jù)碼形(包括用戶自定義數(shù)據(jù)文件，標準PRBS/PRWS)進行生成、排序和分析。所有數(shù)據(jù)模塊需要至少一個時鐘模塊驅(qū)動，才可以產(chǎn)生/分析相應速率的數(shù)據(jù)，其作用是產(chǎn)生儀器的公用系統(tǒng)時鐘或頻率。

最后所有這些前端及模塊插入13槽VXI機箱，通過Firewire(高速串行連接標準總線)接口被外置（或嵌入式VXI控制計算機）系統(tǒng)控制器控制，人機界面都是通過ParBERT 81250A 功能強大的系統(tǒng)軟件構(gòu)成，系統(tǒng)支持在MS Windows NT4.0，Windows 2000或Windows XP操作系統(tǒng)下工作。

5/ 總結(jié)

以下是整個LVDS傳輸系統(tǒng)的測試平臺構(gòu)成。