前言
近年來，數(shù)據(jù)的大規(guī)模傳輸要求變得越來越普及。擔(dān)任這些大量數(shù)據(jù)處理芯片的標(biāo)準(zhǔn)接口（Interface）基本上都采用的是高速差分串行傳輸方式。
高速串行數(shù)據(jù)傳送方式有以下的一些特征：
● 數(shù)Gbps的傳送數(shù)率
● 由于是高速傳送，信號振幅較小，為數(shù)百mV程度
● 小振幅的信號傳送時，為了減小噪聲的影響，都采用的是差分傳送方式
● 對各信號通道間的相位同步?jīng)]有嚴(yán)格要求
近年來對芯片的高速數(shù)據(jù)處理的要求，使得許多芯片內(nèi)部都已經(jīng)搭載了高速IF的功能。但是，也正是由于它的高速性能造成芯片的測試變得非常的困難。對這類高速IF芯片的初期評價階段，一般采用的是多種計測器的綜合評價。但是針對多管腳的高速IF芯片，單純利用計測器的測定，會面對許多問題。
T6683+5G Option
為了實現(xiàn)精確的高速差分串行信號測試，我們開發(fā)了可以對應(yīng)最大5Gbps差分信號的ATE用高速測試選件。這次開發(fā)的可以提供最大5Gbps的高速專用PE（圖1），內(nèi)藏于ATE系統(tǒng)中，其包括：64個高速輸入專用通道+ 64個高速輸出專用通道的Dr·Cp（驅(qū)動·比較）以及10：1的MUX/DEMUX。采用的ATE系統(tǒng)為愛德萬測試的高速SoC測試系統(tǒng)T6683。T6683擁有1024個IO通道以外，還有1024個輸出專用通道。與前面介紹的由計測器組成的測試系統(tǒng)比較起來，可以容易地控制系統(tǒng)時序的同步。另外，也可以容易地對通道間的個別相位進行調(diào)整。 表1列出了5G選件的主要技術(shù)式樣。
個別特殊測試要求對應(yīng)XDR
5G選件采用的是10：1MUX，也可以設(shè)定為8：1。由于XDR的Idling狀態(tài)時的差分輸出的Pos/Neg兩方電壓需要固定為同一值上，5G選件的Pos/Neg的兩輸出電壓可以根據(jù)需要嚴(yán)格地固定在同一電壓值。這個電壓控制是由8:1模式時沒有用到的另外2個Bit來進行。
高速測試系統(tǒng)的基本技術(shù)
對于超過數(shù)Gbps的信號處理，高速信號專用芯片技術(shù)、高速信號傳送技術(shù)等非常重要。近年來芯片的設(shè)計/制造技術(shù)的發(fā)展使得芯片本身對高速信號的處理性能有了很大的提高，因此從芯片將高速信號輸出后的傳送問題成為了高速信號處理的重點。如何能夠把GHz的高速信號，以最小Jitter及最小衰減的性能在與芯片之間傳送/接收是要面對的最重要的課題。在下面我們要針對高速測試系統(tǒng)必要的基礎(chǔ)要素技術(shù)進行探討。
（1）時鐘（Timing）發(fā)生
（2）測試系統(tǒng)PE到被測芯片之間的高速信號傳送
時鐘（Timing）的發(fā)生
向量（Pattern）發(fā)生器發(fā)生時鐘時，其實現(xiàn)方法有示于圖2的使用Variable Delay的方法和使用PLL來發(fā)生的2種模式。一般半導(dǎo)體測試系統(tǒng)采用的是VariableDelay方式，計測器等脈沖發(fā)生器等處于高速及低Jitter的要求，采用的是PLL方式。圖3是由采用Variable Delay方式，利用T6683發(fā)生的500MHz信號的XOR方式合成的5Gbps數(shù)據(jù)的波形。各通道的輸出Delay已經(jīng)經(jīng)過最適化的調(diào)整，但是還是可以看到XOR的輸入Jitter沒有任何改善顯現(xiàn)在輸出波形中，單純這樣的波形是不能適用于數(shù)GHz的高速信號傳輸。
因此我們采用的是如圖4所示的低速時鐘發(fā)生采用Variable Delay方式，高速部采用與低速部保持同步的PLL方式。另外，Jitter Reduce電路的嵌入也可以使得高速部的向量（Pattern）發(fā)生盡可能的不受到低速部的Jitter誤差的影響。
從PE到被測芯片（DUT）的高速信號傳送
在實際測試中，從ATE的Driver端到被測芯片（DUT）的信號傳送過程，會遇到如圖6-1所示的Pin-Relay、傳輸線路（同軸線）、接線端子、印刷線路等各影響高頻信號衰減的問題。圖6-2是一般的1GHz信號用線路的傳輸特性，當(dāng)用它來傳輸更高頻率的信號時，我們可以看到在2.5GHz開始就會造成較大的衰減損失。這個衰減如果是超過10dB以上的話，是很難進行正確補償?shù)?。因此為了減小在高頻帶的損失，我們對上述圖6-1線路進行了以下4個項目的改進。
① Pin Relay & DC Relay
② 同軸線
③接線端子（Connecter）
④ 印刷線路
傳輸線路的改善
① Pinout Relay & DC Relay
安裝在測試系統(tǒng)內(nèi)部的信號輸出/輸入控制部的Relay本身的性能對最終的波形品質(zhì)有較大的影響。現(xiàn)在普通使用的Photo-Mos Relay的最大信號帶寬是1GHz左右，不能達(dá)到傳送5GHz這樣的高頻信號的要求。因此，我們采用的是愛德萬測試研制開發(fā)的，具有非常好帶寬的小型MEMS Relay。
② 同軸線
為了傳輸這樣的高頻信號，和普通的同軸線相比，除了需要高精度的阻抗（Zo）特性以外，還應(yīng)當(dāng)具有低損耗、Zo值不受電纜彎曲變形，溫度等外部影響的特性。為了實現(xiàn)Zo的高精度，（1）同軸線做成盡可能的保持圓心性。（2）最大限地提高同軸線各部分所用材料的尺寸精度、組裝精度，保證實際Zo與計算值在最大±0.5Ω的誤差。另外為了提高耐彎曲變形強度，采用了編組絞織屏蔽線及FEP外皮，以使得電線彎曲時的受力均勻分布，避免線材的直角彎曲，保證了即使受到外力情況下的Zo無變化。經(jīng)過φ30mm的S字扭曲試驗驗證，普通的同軸線的阻抗變化是＋3.3Ω，而上述特制同軸線的變化為0.1Ω以下。另外，高頻特性也從-2.5dB@3GHz提高到了-1.8dB@3GHz。同時，F(xiàn)EP外皮在耐熱性方面也有較大的優(yōu)勢，使得這種同軸線的最高使用溫度達(dá)到了150℃。
③ 接線端子
為了保證高性能的高頻信號傳輸，除了保證同軸電纜的傳輸特性，與之相連接用的接線端子的高頻特性也是非常重要的。
④ 印刷線路
當(dāng)被輸送信號達(dá)到數(shù)GHz程度時，導(dǎo)線的集膚效應(yīng)會造成較大的導(dǎo)線損失及誘電損失（tanδ）。當(dāng)信號的傳輸線路較短的時候,信號的損失幾乎體現(xiàn)不出來，但是在多管腳VLSI芯片的測試中，其信號傳輸線最少也有數(shù)十管腳到一百多管腳，Load board上的高速信號傳送長度約為15cm到25cm。由于在這種情況下前述線導(dǎo)體損失及誘電損失（tanδ）的影響已經(jīng)不能忽略，因此我們采用了低誘電率、tanδ較小的材質(zhì)來制作Load Board的印刷線路，達(dá)到抑制信號傳送損失的目的。
通過以上①到④對全體傳輸線路的改善，我們得到了可以達(dá)到4GHz的傳輸特性。而且在2.5GHz附近的信號衰減也僅為-4dB左右，因此可以通過本文后述補償方法以使得系統(tǒng)達(dá)到5GHz帶寬的信號傳送。
傳輸損失的補償
信號的線路衰減（insertion losses）越大。因此當(dāng)傳輸脈沖信號時，表現(xiàn)為信號上升沿的變形及整體波形的非整合性。前沿的變形是由于我們知道脈沖信號中包含了全部的奇數(shù)高次諧波成分，在通過傳輸線路時由于高次諧波成分的衰減而造成的。由于一部分的非整合性的存在，在實際應(yīng)用中會產(chǎn)生圖形向量（Pattern）造成的時序錯誤（Timing error）。因此需要通過對其進行一定的補償。圖7所示為在線路中插入與其相反傳輸特性的pre-emphasis電路時的Jitter仿真結(jié)果，圖8是實測波形。由于實測波形中含有一定的隨機Jitter（Random Jitter）成分，雖然Jitter值有一定差異，但是我們同樣可以確認(rèn)到與仿真結(jié)果一樣的Jitter改善效果。
芯片測試
利用這個5G高速選件（Option），我們對Redwood（5Gbps）、XDR內(nèi)存、PCI-Express高速接口等進行了測試評價。
Redwood（5Gbps）
將5G選件自身的輸出通道（Dr）與輸入通道（Cp）對接起來對其進行性能評價，這個高速選件的信號輸入比較部（Cp）本身雖然為了對應(yīng)高速接口芯片測試，其結(jié)構(gòu)為差分輸入比較結(jié)構(gòu)（differential），但是其也具有單端輸入比較（Single-End）功能。雖然在實際的高速芯片測試中并不需要這種單端輸入，但是在許多評價解析情況下存在對這種功能的要求，因此5G高速選件中加入了分別的單端輸入正負(fù)單端（Pos/Neg）比較功能。
XDR
XDR是在目前的高速接口（IF）中唯一采用IO共通使用的接口標(biāo)準(zhǔn)。測試系統(tǒng)的輸入輸出通道（Dr/Cp）與芯片之間是一種被稱為Fly-by的連接方式?？刂撇捎玫氖潜疚那懊嫠龅膶⒉罘值恼?fù)（Pos/Neg）固定電壓值輸出機能。
PCI-Express
PCI-Express的基本規(guī)格中對差分電壓的中間點電壓值有其特殊的要求。對應(yīng)其規(guī)格要求，在對PCI-Express進行測試時，2個驅(qū)動通道（Dr）并列使用作為芯片的1個輸入。
總結(jié)
針對高速差分信號的測試，愛德萬測試基于高速SoC測試系統(tǒng)T6683開發(fā)了最大對應(yīng)5Gbps的高速測試選件。通過這個系統(tǒng)，
1. 技術(shù)驗證了現(xiàn)階段各種具有代表性的高速接口芯片的測試可行性。
2. 開發(fā)成功了數(shù)Gbps以上測試所需的未來測試系統(tǒng)的基礎(chǔ)要素技術(shù)及其實現(xiàn)方案。
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