可降低下一代IC測試成本的確定性邏輯內(nèi)置自測技術(shù)

20世紀(jì)70年代隨著微處理器的出現(xiàn)，計(jì)算機(jī)和半導(dǎo)體供應(yīng)商逐漸認(rèn)識(shí)到，集成電路需要在整個(gè)制造過程中盡可能早地進(jìn)行測試，因?yàn)樾酒圃烊毕萋侍?，不能等到系統(tǒng)裝配好后再測試其功能是否正確，所以在IC做好之后就應(yīng)對(duì)它進(jìn)行測試，一般在自動(dòng)測試設(shè)備上采用仿真完整系統(tǒng)激勵(lì)和響應(yīng)的功能測試方案進(jìn)行。

功能測試使制造過程更加經(jīng)濟(jì)高效，因?yàn)榭梢员ＷC裝配好的電路板和系統(tǒng)都是由已知完好的部件構(gòu)成，所以成品工作正常的可能性更高。功能測試代表了第一代IC測試，廣泛應(yīng)用了近二十年。隨著電子產(chǎn)品越來越復(fù)雜專業(yè)，專用集成電路(ASIC)成為數(shù)字測試的重點(diǎn)，這種電路的開發(fā)周期更短，需要新的測試方法。

20世紀(jì)90年代初期，創(chuàng)建一套能滿足缺陷覆蓋率水平的功能測試方案成本非常高昂，而且開發(fā)工作單調(diào)乏味，此時(shí)掃描測試顯示出明顯的優(yōu)勢，它具有可預(yù)測覆蓋范圍自動(dòng)測試方案生成(ATPG)功能。與集成可測性設(shè)計(jì)(DFT)合在一起，設(shè)計(jì)人員能于設(shè)計(jì)早期保證其設(shè)計(jì)是高度可測的，且滿足嚴(yán)格的質(zhì)量要求，沒有過多技術(shù)性工作，也不會(huì)造成計(jì)劃延遲。在過去十年，這種從功能測試到掃描測試的轉(zhuǎn)變代表IC測試走向了第二代。

新型系統(tǒng)級(jí)芯片測試方法

如今整個(gè)系統(tǒng)都能放在一個(gè)芯片上，百萬門SoC產(chǎn)生的新挑戰(zhàn)帶來了對(duì)第三代數(shù)字測試的需求。最根本的問題與經(jīng)濟(jì)效益有關(guān)，即設(shè)計(jì)人員和測試工程師應(yīng)如何應(yīng)用掃描測試，既達(dá)到可預(yù)測高覆蓋率，同時(shí)制造成本低且對(duì)設(shè)計(jì)影響最?。恐杂羞@種要求的原因之一是如果要實(shí)現(xiàn)高覆蓋率測試，掃描測試的數(shù)據(jù)量將急劇增長。決定掃描測試數(shù)據(jù)的因素包括：

·掃描狀態(tài)元件總數(shù)

·目標(biāo)故障位置總數(shù)

·被測故障模式的數(shù)量和復(fù)雜度

上述每個(gè)因素都會(huì)隨新一代硅片工藝技術(shù)進(jìn)步而使最后的數(shù)據(jù)量大幅增加。把這些因素與芯片I/O的數(shù)量限制和速度增長，以及ATE通道的物理約束結(jié)合起來考慮時(shí)，會(huì)發(fā)現(xiàn)掃描測試時(shí)間和成本都將呈指數(shù)增長。

確定性邏輯內(nèi)置自測結(jié)構(gòu)

Synopsys確定性邏輯內(nèi)置自測(DBIST)是高級(jí)系統(tǒng)級(jí)芯片測試DFT Compiler SoCBIST的一個(gè)很重要的功能，是一種有效數(shù)字邏輯測試方法，能提高測試質(zhì)量，減少測試對(duì)設(shè)計(jì)人員的影響。它可以降低下一代集成電路測試成本，提高未來更大更復(fù)雜SoC設(shè)計(jì)的總體質(zhì)量。

SoCBIST對(duì)一次通過測試綜合方案DFT Compiler進(jìn)行了擴(kuò)展，使設(shè)計(jì)人員在其設(shè)計(jì)中可直接實(shí)施可預(yù)測邏輯內(nèi)置自測(BIST)，而不會(huì)影響設(shè)計(jì)的功能、時(shí)序或電源要求。DBIST提供了一整套功能強(qiáng)大的BIST設(shè)計(jì)規(guī)則檢測(DRC)、綜合、集成、方案生成、驗(yàn)證及診斷能力。

圖1是Synopsys確定性邏輯BIST的基本結(jié)構(gòu)，它利用已有的邏輯BIST概念和技術(shù)實(shí)現(xiàn)下面幾個(gè)基本目標(biāo)：

·支持大量并行內(nèi)部掃描鏈路，從而將測試時(shí)間縮短至少一個(gè)數(shù)量級(jí)；

·把掃描測試數(shù)據(jù)編碼成BIST晶種(seed)與符號(hào)，使測試數(shù)據(jù)量減少幾個(gè)數(shù)量級(jí)；

·大幅減少所需測試引腳數(shù)。

盡管可以考慮其它更簡單的掃描壓縮技術(shù)，但都不能像邏輯BIST那樣降低整個(gè)測試成本。此外，邏輯BIST是未來測試復(fù)用和移植的理想環(huán)境，它可使為某一內(nèi)核/模塊開發(fā)的測試也能應(yīng)用于SoC/芯片級(jí)、板級(jí)和系統(tǒng)級(jí)測試當(dāng)中。

傳統(tǒng)邏輯BIST解決方案已出現(xiàn)多年，但仍因?yàn)槿舾筛締栴}沒有得到廣泛的應(yīng)用，包括：

·工具仍限定在設(shè)計(jì)流程，而不是一個(gè)綜合解決方案；

·覆蓋率取決于隨機(jī)邏輯BIST，這導(dǎo)致不可預(yù)測的設(shè)計(jì)影響和更低的測試質(zhì)量；

·測試依賴于長時(shí)間自測，相對(duì)于在昂貴的ATE上的制造測試效率很低，只能預(yù)計(jì)故障檢測率；

·診斷成為事后諸葛亮，需要專用ATE接口，不能提供完整的信息確定缺陷的位置。

 集成確定性邏輯BIST流程

圖2是DBIST流程的主要步驟，和掃描DFT相比只額外多了幾步，設(shè)計(jì)或測試開發(fā)工藝中沒有引入新的迭代過程。該流程的關(guān)鍵是一組定義明確的邏輯BIST規(guī)則，作為寄存器轉(zhuǎn)移級(jí)(RTL)規(guī)則檢查基礎(chǔ)和與RTL綜合集成在一起的自動(dòng)化規(guī)則沖突解決機(jī)制，DFT Compiler為掃描特性提供大量支持，所以DBIST方法對(duì)于現(xiàn)有大多數(shù)掃描流程只需要有一些簡單的增強(qiáng)即可。在綜合模塊水平上，增加的邏輯BIST規(guī)則只用于能傳播X值到符號(hào)分析儀的未控制節(jié)點(diǎn)，在其它掃描單元完成綜合后，對(duì)沖突節(jié)點(diǎn)提供全面的測試節(jié)點(diǎn)可控性；在頂層上，未連接到ATE進(jìn)行DBIST測試的芯片引腳通過附加封包掃描單元對(duì)觀察進(jìn)行控制。與傳統(tǒng)邏輯BIST不同的是，無需增加測試點(diǎn)就可提高隨機(jī)方案抵抗邏輯的可控性和可觀察性。

在設(shè)計(jì)頂層，DBIST控制器自動(dòng)由DFT COMPILER合成、插入并連接到帶DBIST的模塊測試引腳上。為支持更大型設(shè)計(jì)，DFT Compiler可以使用掃描插入和帶DBIST模塊的“只測”模型，這些只測模型提供的容量幾乎無限，大大縮短了頂級(jí)DBIST綜合的運(yùn)行時(shí)間。DBIST控制器幾乎不需要用戶輸入，可自動(dòng)配置用于最后內(nèi)部掃描鏈路結(jié)構(gòu)，其流程是透明的，它處于DBIST解決方案的中心并幫助得到最后的結(jié)果。

DBIST控制器利用若干標(biāo)準(zhǔn)邏輯BIST元件實(shí)現(xiàn)高度優(yōu)化測試系統(tǒng)，這些單元包括：

·一個(gè)或以上偽隨機(jī)方案發(fā)生器(PRPG)，每個(gè)都由一個(gè)很寬的線性反饋位移寄存器(LFSR)和并行影子寄存器組成，以使晶種再植最優(yōu)；

·一個(gè)或以上移相器，為內(nèi)部掃描鏈路輸入提供統(tǒng)計(jì)獨(dú)立的PRPG值；

·一個(gè)或以上壓縮器，把內(nèi)部掃描鏈路輸出數(shù)減少到1/4；

·一個(gè)或以上多輸入記號(hào)寄存器(MISR)以收集測試響應(yīng)；

·一個(gè)DBIST狀態(tài)機(jī)和相關(guān)計(jì)數(shù)器。

除了所需邏輯BIST功能外，DBIST還支持4個(gè)單獨(dú)測試模式用于完整的制造測試程序：

1． 常規(guī)DBIST測試模式——內(nèi)部掃描鏈路數(shù)據(jù)來自于PRPG，掃描鏈路輸出到MISR。

2． 常規(guī)掃描測試模式——內(nèi)部掃描鏈路繞過DBIST控制器，重新設(shè)置為數(shù)量更少直接連到芯片引腳的掃描鏈路，該模式對(duì)于小型掃描測試很有用，如IDDQ和路徑延遲方案。

3． DBIST控制器測試模式——DBIST控制器里的狀態(tài)元件重新設(shè)置為直接連接到芯片引腳的掃描鏈，允許DBIST控制器高覆蓋范圍測試。

4． DBIST診斷模式——內(nèi)部掃描鏈路數(shù)據(jù)來自于PRPG，但是掃描鏈路輸出繞過MISR功能，這樣捕捉的數(shù)據(jù)能直接卸載并在MISR輸出端取樣。

創(chuàng)建完整帶有DBIST設(shè)計(jì)的最后一步很容易被忽視，但它與前面的步驟一樣重要。在這一步中，DFT Compiler為所有DBIST控制器測試模式創(chuàng)建DBIST測試協(xié)議。這些協(xié)議為TetraMAX生成的DBIST方案提供全面控制和時(shí)序信息，同時(shí)要求能識(shí)別DBIST測試結(jié)構(gòu)和正確實(shí)施全面的頂級(jí)DBIST DRC。圖3是采用IEEE標(biāo)準(zhǔn)測試接口語言(STIL)句法做成的DBIST測試協(xié)議文本樣本。

可預(yù)測高測試覆蓋率

正如DFT Compiler可以確定提供帶DBIST的設(shè)計(jì)一樣，TetraMAX ATPG可以確定生成有效的DBIST測試方案，提供和掃描一樣高的覆蓋率，這樣的范圍只能通過賦予PRPG狀態(tài)初始化外部數(shù)值才能可靠實(shí)現(xiàn)。和掃描測試方案一樣，TetraMAX ATPG關(guān)注多種故障，并只設(shè)定所需的關(guān)注數(shù)據(jù)位(care bit)來檢測這些故障。與用隨機(jī)數(shù)填滿剩余非關(guān)注位的掃描方案不同的是，DBIST方案的非關(guān)注位來自于PRPG，關(guān)注位用于計(jì)算PRPG晶種。

只要DBIST方案的關(guān)注位少于PRPG狀態(tài)位，就能解線性方程以找到PRPG外部值，這樣就能生成帶有全部所需關(guān)照位集的方案。從一些用戶電路收集到的數(shù)據(jù)表明，在256和512比特之間的PRPG生成方案與掃描相比覆蓋范圍沒有縮小。與掃描一樣，TetraMAX將用故障模擬PRPG生成的全部DBIST方案，反映非確定值附加測試覆蓋范圍。TetraMAX Verilog模擬測試臺(tái)完全支持針對(duì)正常芯片模式的DBIST方案驗(yàn)證。

該技術(shù)不僅適用于粘著性故障測試，而且適用于確定性轉(zhuǎn)換故障方案。DBIST結(jié)構(gòu)允許兩個(gè)沒有ATE外部信號(hào)變化的全速周期，不用最后位移發(fā)射和捕捉時(shí)鐘脈沖。這種試驗(yàn)比傳統(tǒng)掃描或邏輯BIST試驗(yàn)具有更高深亞微米缺陷覆蓋率，而且不會(huì)使全速邏輯BIST耗用太多功率。DBIST形成的巨大空間保證了以最少附加成本也能應(yīng)用高覆蓋范圍轉(zhuǎn)換故障方案。

減少測試數(shù)據(jù)量和測試時(shí)間

確定性邏輯BIST PRPG晶種不僅能夠提供確定范圍，還有一種更加有效的方法存儲(chǔ)和傳輸ATPG激勵(lì)。例如100K掃描單元大型設(shè)計(jì)要求每個(gè)掃描方案有100K輸入數(shù)據(jù)位，但每個(gè)DBIST方案卻只需不到500個(gè)輸入數(shù)據(jù)位即可，輸出端數(shù)據(jù)減少得更多，因?yàn)椴挥脼槊總€(gè)掃描方案存儲(chǔ)100K～200K預(yù)期輸出數(shù)據(jù)，這些比特在與預(yù)計(jì)反應(yīng)比較之前，先被壓縮到多個(gè)方案的128位符號(hào)中。

減少測試時(shí)間依靠兩個(gè)基本技術(shù)，第一個(gè)是DBIST結(jié)構(gòu)只用很少外接測試引腳的大量并行內(nèi)部掃描鏈路。增加傳統(tǒng)掃描并行掃描鏈路數(shù)成本很高，因?yàn)槊吭黾右粋€(gè)掃描鏈路需要增加兩個(gè)測試引腳和ATE通道。在默認(rèn)情況下，DBIST使用512個(gè)內(nèi)部掃描鏈，雖然支持的數(shù)量有些不同。對(duì)于缺省配置，大約需要20個(gè)外接測試引腳，盡管DBIST控制器可以專門配置為只使用6個(gè)外接引腳。

第二個(gè)技術(shù)是對(duì)PRPG并行重新賦值。如果內(nèi)部掃描鏈路轉(zhuǎn)換要等待PRPG賦值后才能完成，那么測試時(shí)間和掃描相比不會(huì)縮短多少，可在當(dāng)前方案轉(zhuǎn)換到內(nèi)部掃描鏈路的同時(shí)把下一值賦予PRPG并行陰影寄存器里，測試時(shí)間是最長內(nèi)部掃描鏈路長度的函數(shù)。

失效診斷

如果沒有準(zhǔn)確的失效診斷，DBIST就不是一個(gè)完整的制造測試解決方案。診斷邏輯BIST測試一個(gè)不可避免的問題是，捕捉到的反應(yīng)被壓縮到一個(gè)只包括通過/失敗信息的符號(hào)寄存器里。盡管失效掃描方案也能顯示哪個(gè)掃描單元與期望值不匹配，但失效DBIST方案需要更為復(fù)雜的分析。與其它DBIST特性一樣，DBIST診斷法支持TetraMAX中準(zhǔn)確掃描診斷的現(xiàn)有特性。當(dāng)數(shù)據(jù)失配的DBIST失效被隔離到內(nèi)部掃描單元后，也能同樣采用發(fā)現(xiàn)失敗掃描方案缺陷位置的技術(shù)。

由于內(nèi)部掃描單元預(yù)期反應(yīng)數(shù)據(jù)不包含在DBIST方案里，所以必須收集一組DBIST方案的未壓縮反應(yīng)，然后使用TetraMAX模擬這些方案并判別失配的掃描單元。為整組DBIST方案收集未壓縮反應(yīng)在很多標(biāo)準(zhǔn)ATE上是不實(shí)際的，幸運(yùn)的是，多數(shù)缺陷只需采用幾個(gè)失效方案失配就可準(zhǔn)確隔離。

為有效鑒別失效方案，DBIST方案組織成帶間隔的形式，在每次間隔結(jié)束時(shí)比較MISR符號(hào)差。缺省條件下，DBIST間隔之間有32個(gè)方案(32個(gè)內(nèi)部掃描負(fù)載和捕捉)，所以DBIST診斷采用的是兩次通過流程。在第一次通過時(shí)失效的符號(hào)差鑒別出失效間隔，在第二次通過時(shí)，電路設(shè)置為DBIST診斷模式，重新運(yùn)行一個(gè)或更多失效間隔，未壓縮的反應(yīng)收集到ATE上讓TetraMAX處理。這種數(shù)據(jù)收集不需要ATE有特殊性能，只要有足夠存儲(chǔ)32個(gè)方案的掃描單元數(shù)據(jù)捕捉存儲(chǔ)器即可。

本文結(jié)論

目前的設(shè)計(jì)人員和測試工程師被迫在設(shè)計(jì)流程和制造成本之間進(jìn)行權(quán)衡，改善一個(gè)可能會(huì)犧牲另一個(gè)。應(yīng)用確定性邏輯BIST后，DFT Compiler SoCBIST可把減少測試成本的技術(shù)集成到業(yè)界熟悉設(shè)計(jì)流程中，使得以最低成本獲得最高測試質(zhì)量，并對(duì)設(shè)計(jì)人員的影響最小。