高速信號(hào)采集與數(shù)據(jù)形成系統(tǒng)硬件設(shè)計(jì)

1 引言

　　雷達(dá)回波信號(hào)工作在很寬的頻帶上，在對(duì)回波信號(hào)進(jìn)行采樣時(shí)，根據(jù)奈奎斯特采樣定理，采樣頻率必須大于等于被采樣信號(hào)最高頻率的兩倍，才能使采樣后的信號(hào)不失真。這就使得采樣電路丁作在很高的頻率上，對(duì)電路的精度和靠高性提出了很高的要求。本文介紹了的一種高頻高可靠的信號(hào)采集和數(shù)據(jù)形成系統(tǒng)，采樣電路的最高頻率可以達(dá)到。

　　由于FPGA芯片具有體積小，功耗低，開(kāi)發(fā)周期短，配置靈活等優(yōu)點(diǎn)，本系統(tǒng)以FPGA芯片為核心構(gòu)筑信號(hào)采集和數(shù)據(jù)形成電路。

　　2 設(shè)計(jì)方案

　　信號(hào)采集與數(shù)據(jù)形成模塊中，采用兩片ADC08D1500同時(shí)完成對(duì)HH及HV兩個(gè)雷達(dá)回波通道的正交基帶視頻信號(hào)的采樣。使用V5系列FPGA-Vertex5實(shí)現(xiàn)對(duì)ADC輸出數(shù)據(jù)的接收，并對(duì)接收數(shù)據(jù)緩存，由FPGA完成數(shù)據(jù)接口和數(shù)據(jù)格式化的工作，系統(tǒng)框圖如圖1所示。

　　圖1數(shù)據(jù)采集器的整體設(shè)計(jì)框圖

　　兩片ADC08D1500對(duì)雷達(dá)回波的兩個(gè)正交通道的基帶視頻信號(hào)進(jìn)行采樣后，采樣數(shù)據(jù)采用LVDS電平標(biāo)準(zhǔn)輸出，每片ADC輸出位寬為32bit數(shù)字信號(hào)，采用并行輸出，并由同一片Vertex5 FPGA接收。

　　FPGA還要實(shí)現(xiàn)接口轉(zhuǎn)換和控制功能，其設(shè)置的外部輔助數(shù)據(jù)接口，接收來(lái)自主控的外部輔助數(shù)據(jù)，外部輔助數(shù)據(jù)包含了主控計(jì)算機(jī)對(duì)信號(hào)采集與數(shù)據(jù)形成模塊的控制命令。FPGA還設(shè)置了兩路32bit位寬的數(shù)據(jù)記錄接口，將來(lái)自?xún)善珹DC的采樣數(shù)據(jù)與輔助數(shù)據(jù)一起打包成幀后，通過(guò)兩路數(shù)據(jù)記錄接口或RockeIO接口輸出給數(shù)據(jù)記錄器。

　　兩個(gè)正交通道的ADC對(duì)通道間的工作時(shí)序同步有著很高的要求，本方案設(shè)計(jì)中采用高速時(shí)鐘驅(qū)動(dòng)器NB7L14M對(duì)采樣時(shí)鐘進(jìn)行驅(qū)動(dòng)，確保到達(dá)兩路ADC的采樣時(shí)鐘信號(hào)的相位一致性。本設(shè)計(jì)具有自檢功能，可以通過(guò)遙測(cè)信號(hào)將自檢結(jié)果傳給主控。此系統(tǒng)以最高頻率1.5G進(jìn)行設(shè)計(jì)。

　　3 AD外圍電路設(shè)計(jì)

　　信號(hào)采集與數(shù)據(jù)形成模塊的模數(shù)轉(zhuǎn)換芯片采用ADC08D1500完成，該芯片是National Semiconductor公司推出的一款雙路低功耗CMOS模擬／數(shù)字轉(zhuǎn)換器，取樣頻率為1．7GSPS．分辨率為8Bit，可選擇SDR或者DDR輸出時(shí)鐘，采用雙邊采樣（DES）模式，能以3GSPS的速度利用一條模擬輸入通道進(jìn)行采樣，本系統(tǒng)利用兩條輸入通道以1．5GSPS的速度進(jìn)行采樣。

　　（1）模擬輸入

　　每片ADC08D1500有兩路模擬輸入，分別為VINI和VINQ，輸入模擬數(shù)據(jù)必須為差分輸入，前端提供的數(shù)據(jù)源為單端的，采用差分輸入需要采用變壓器將單端信號(hào)轉(zhuǎn)化為差分信號(hào)。本設(shè)計(jì)中的單端模擬輸入信號(hào)采用射頻變壓器TP-101，將單端信號(hào)轉(zhuǎn)換為差分信號(hào)后接入ADC的模擬信號(hào)輸人端。

　?。?）時(shí)鐘輸入

　　ADCOSDl500芯片有一個(gè)LVDS的差分時(shí)鐘輸入端CLK+和CLK-。為交流耦合差分輸入。輸入的時(shí)鐘信號(hào)通過(guò)一個(gè)4．7nF的電容耦合到ADC的時(shí)鐘輸入端。根據(jù)設(shè)計(jì)要求，兩片ADC的采樣時(shí)鐘需受?chē)?yán)格同步，以達(dá)到其幅相一致性的要求。驅(qū)動(dòng)器設(shè)計(jì)中采用了一片on semiconductor公司的1：4高速時(shí)鐘分配芯片NB7L14M完成。該芯片的輸入信號(hào)電平為L(zhǎng)VPECL、CML、LVDS、LVTTL和LVCMOS，輸出信號(hào)為標(biāo)準(zhǔn)的CML電平，交流耦合到ADC的時(shí)鐘輸入端。CML電平的輸出結(jié)構(gòu)如下圖所示。CML接口典型的輸出電路是一個(gè)差分對(duì)形式，差分對(duì)的發(fā)射極到地的恒流源典型值為16mA。假定CML的輸出負(fù)載為一個(gè)50上拉電阻，則單端CML輸出信號(hào)的擺幅為Vcc口Vcc-0．4V。在這種情況下，差分輸出信號(hào)擺幅為800mv。CML到LVDS的交流耦合電路圖如下圖。

　　圖2 CML輸出機(jī)構(gòu)

　　圖3 CML到LVDS在交流耦合電路圖（3）復(fù)位信號(hào)

　　根據(jù)設(shè)計(jì)要求，兩片ADC的復(fù)位信號(hào)同樣需要滿(mǎn)足時(shí)序的同步要求。復(fù)位信號(hào)由FPGA產(chǎn)生以后，F(xiàn)PGA輸出的復(fù)位信號(hào)分別送入兩片AD芯片的DCLK_RST端，對(duì)兩片ADC進(jìn)行同步復(fù)位。

　?。?）控制信號(hào)

　　該AD轉(zhuǎn)換器的控制接口有兩種，一種是通過(guò)電平控制，另一種可以通過(guò)SPI口的復(fù)雜控制，通過(guò)復(fù)雜控制可以在擴(kuò)展模式下使用該款A(yù)D的所有功能。

　　4 AD與FPGA的數(shù)據(jù)接口電路

　　單片ADC的輸出位寬為32Bit，32位并行輸m數(shù)據(jù)采用一片Vertix5 FPGA接收，并進(jìn)行串并轉(zhuǎn)換，對(duì)高速采樣數(shù)據(jù)進(jìn)行降速、緩存。

　　Vertex-5是Xilinx推出的Vertex系列的第五代產(chǎn)品，它有24個(gè)RocketlO收發(fā)器，工作在100Mbps到3．2Gbps之間，內(nèi)建PCI Express模塊和三重模式以太網(wǎng)媒體訪(fǎng)問(wèn)控制器（MAC）模塊，支持LVDS，LVPECL等多種信號(hào)接口。

　　每片ADC輸出信號(hào)包括32Bit采樣輸出數(shù)據(jù)、一路數(shù)據(jù)同步時(shí)鐘（DCLK），一路采樣溢出信號(hào)（OR），和一路自檢驗(yàn)進(jìn)行中的指示信號(hào)（CalRun），以上各信號(hào)除了CalRun輸出電平均為L(zhǎng)VDS。

　　
　　圖4 LVDS工作原理

　　LVDS（Low Voltage Differential）是一種小振幅差分信號(hào)標(biāo)準(zhǔn)。LVDS的典型工作原理如圖一所示，最基本的LVDS器件就是LVDS驅(qū)動(dòng)器和接收器。LVDS的驅(qū)動(dòng)器由驅(qū)動(dòng)差分線(xiàn)的電流源組成，電流通常為3．5mA。LVDS接受其具有很高的輸人電阻，因此驅(qū)動(dòng)器輸出的大部分電流都流過(guò)100的匹配電阻，并在接受器的輸入端產(chǎn)生大約350mV的電壓，當(dāng)驅(qū)動(dòng)器翻轉(zhuǎn)時(shí)，它改變流經(jīng)電阻的電流方向，因此產(chǎn)生有效的邏輯1和邏輯0狀態(tài)。LVDS具有高速、超低功耗、低噪聲和低成本的優(yōu)良特性。

　　LVDS在板級(jí)設(shè)計(jì)中應(yīng)注意以下幾點(diǎn)：（1）盡量保持差分線(xiàn)的等間距與等長(zhǎng)，防止引起信號(hào)間的相位差而導(dǎo)致的輻射，兩條差分線(xiàn)之間的距離應(yīng)盡可能近，使接收器的共模抑制能力增強(qiáng)。（2）保持LVDS信號(hào)線(xiàn)的PCB電線(xiàn)返回路徑的連續(xù)。不要跨越分割，否則跨越分割部分的傳輸線(xiàn)會(huì)因?yàn)槿鄙賲⒖计矫婊騾⒖计矫娴牟贿B續(xù)而導(dǎo)致阻抗的不連續(xù)。（3）盡量避免過(guò)多的打孔，在滿(mǎn)足流過(guò)電流的前提下，孔徑越小，所產(chǎn)生的容性感性越小。（4）避免使用導(dǎo)致阻抗不連續(xù)的90度拐角走線(xiàn)，應(yīng)采用圓弧或135度折線(xiàn)來(lái)代替。（5）使用終端電阻實(shí)現(xiàn)對(duì)差分線(xiàn)的最大匹配，匹配電阻起到吸收負(fù)載反射信號(hào)的作用，差分阻抗一般控制在85～115之間。

　　5 FPGA的RocketlO收發(fā)器接口的設(shè)計(jì)

　　Vertex5的RocketIO收發(fā)器采用第四代千兆位級(jí)收發(fā)器技術(shù)，傳輸速度在100Mbps到3．75Gbp之問(wèn)。在3．75Gbps下每個(gè)通道的功率均低于100mW，是業(yè)內(nèi)最低的功耗。采用了先進(jìn)的TX／RX均衡技術(shù)，便于在一些通道上調(diào)節(jié)收發(fā)器，以便實(shí)現(xiàn)可靠的操作。內(nèi)置式的PRBS收發(fā)器和檢驗(yàn)器簡(jiǎn)化了特征說(shuō)明和調(diào)試。

　　本系統(tǒng)使用Vertex5的RocketlO收發(fā)器實(shí)現(xiàn)了采樣數(shù)據(jù)的串行輸出。為了保證RocketlO收發(fā)器能可靠地工作，硬件電路設(shè)計(jì)需要遵循一定的要求，需要考慮到以下幾個(gè)方面。

　?。?）參考時(shí)鐘設(shè)計(jì)：

　　RocketlO收發(fā)器需要高精度的差分時(shí)鐘，本系統(tǒng)采用Xilinx推薦的高頻低抖動(dòng)的Epson EG-2121CA差分輸出（LVDS）晶陣．可提供53.125-700MHZ的頻率范圍和低的抖動(dòng)（RMS Period:3ps； Peak to Peak：25ps）．可以滿(mǎn)足設(shè)計(jì)中RocketlO模塊對(duì)參考時(shí)鐘性能的要求。

　?。?）電源設(shè)計(jì)：

　　RocketlO收發(fā)器的電源引腳對(duì)噪聲的影響比較敏感．所以需要進(jìn)行專(zhuān)門(mén)的供電，隔離外圍噪聲源的影響。每一個(gè)供電引腳有自己的LC濾波網(wǎng)絡(luò)。

　?。?）PCB設(shè)計(jì)：

　　在布線(xiàn)時(shí)應(yīng)特別注意，由于傳輸信號(hào)的頻率很高，所以差分信號(hào)線(xiàn)在長(zhǎng)度上要盡量匹配，嚴(yán)重的失配會(huì)產(chǎn)生嚴(yán)重的抖動(dòng)和不可預(yù)知的時(shí)序問(wèn)題。

　　6 結(jié)束語(yǔ)

　　本文詳細(xì)介紹了一種基于高速轉(zhuǎn)換芯片ADC08D1500和高端的FPGA Vertex-5的采集系統(tǒng)的設(shè)汁，此采集系統(tǒng)的速度達(dá)到了1.5G，可以應(yīng)用在現(xiàn)代寬帶通信中。該系統(tǒng)具有體積小，功耗低，使用靈活方便等特點(diǎn)。特別是RocketlO收發(fā)器的應(yīng)用，極大的提高了芯片之間信號(hào)傳輸?shù)乃俣群涂煽啃?，?duì)于提高雷達(dá)的整體性能起到了很大的作用。

　　文章創(chuàng)新點(diǎn)：基于Vertex5和ADC08D1500的信號(hào)采樣與數(shù)據(jù)形成系統(tǒng)，使用Vertex5的RocketlO收發(fā)器采用第四代千兆位級(jí)收發(fā)器技術(shù)使用實(shí)現(xiàn)了采樣數(shù)據(jù)的串行輸出。