5 Gsps高速數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

摘要：以某高速實(shí)時(shí)頻譜儀為應(yīng)用背景，論述了5 Gsps采樣率的高速數(shù)據(jù)采集系統(tǒng)的構(gòu)成和設(shè)計(jì)要點(diǎn)，著重分析了采集系統(tǒng)的關(guān)鍵部分高速ADC(analog to digital，模數(shù)轉(zhuǎn)換器)的設(shè)計(jì)、系統(tǒng)采樣時(shí)鐘設(shè)計(jì)、模數(shù)混合信號(hào)完整性設(shè)計(jì)、電磁兼容性設(shè)計(jì)和基于總線和接口標(biāo)準(zhǔn)(PCI Express)的數(shù)據(jù)傳輸和處理軟件設(shè)計(jì)。在實(shí)現(xiàn)了系統(tǒng)硬件的基礎(chǔ)上，采用Xilinx公司ISE軟件的在線邏輯分析儀(ChipScope Pro)測(cè)試了ADC和采樣時(shí)鐘的性能，實(shí)測(cè)表明整體指標(biāo)達(dá)到設(shè)計(jì)要求。給出上位機(jī)對(duì)采集數(shù)據(jù)進(jìn)行處理的結(jié)果，表明系統(tǒng)實(shí)現(xiàn)了數(shù)據(jù)的實(shí)時(shí)采集存儲(chǔ)功能。
關(guān)鍵詞：高速數(shù)據(jù)采集；高速ADC；FPGA；PCI Express

    高速實(shí)時(shí)頻譜儀是對(duì)實(shí)時(shí)采集的數(shù)據(jù)進(jìn)行頻譜分析，要達(dá)到這樣的目的，對(duì)數(shù)據(jù)采集系統(tǒng)的采樣精度、采樣率和存儲(chǔ)量等指標(biāo)提出了更高的要求。而在高速數(shù)據(jù)采集系統(tǒng)中，ADC在很大程度上決定了系統(tǒng)的整體性能，而它們的性能又受到時(shí)鐘質(zhì)量的影響。為滿足系統(tǒng)對(duì)高速ADC采樣精度、采樣率的要求，本設(shè)計(jì)中提出一種新的解決方案，采用型號(hào)為EV8AQ160的高速ADC對(duì)數(shù)據(jù)進(jìn)行采樣；考慮到ADC對(duì)高質(zhì)量、低抖動(dòng)、低相位噪聲的采樣時(shí)鐘的要求，采用AD9520為5 Gsps數(shù)據(jù)采集系統(tǒng)提供采樣時(shí)鐘。為保證系統(tǒng)的穩(wěn)定性，對(duì)模數(shù)混合信號(hào)完整性和電磁兼容性進(jìn)行了分析。對(duì)ADC和時(shí)鐘性能進(jìn)行測(cè)試，并給出上位機(jī)數(shù)據(jù)顯示結(jié)果，實(shí)測(cè)表明該系統(tǒng)實(shí)現(xiàn)了數(shù)據(jù)的高速采集、存儲(chǔ)和實(shí)時(shí)后處理。

1 系統(tǒng)的構(gòu)成
    高速數(shù)據(jù)采集系統(tǒng)主要包括模擬信號(hào)調(diào)理電路、高速ADC、高速時(shí)鐘電路、大容量數(shù)據(jù)緩存、系統(tǒng)時(shí)序及控制邏輯電路和計(jì)算機(jī)接口電路等。圖1所示為5 Gsps高速數(shù)據(jù)采集系統(tǒng)的原理框圖。所用ADC型號(hào)為EV8AQ160，8 bit采樣精度，內(nèi)部集成4路ADC，最高采樣率達(dá)5 Gsps，可以工作在多種模式下。通過(guò)對(duì)ADC工作模式進(jìn)行配置，ADC既可以工作在采樣率為5 Gsps的單通道模式，也可以工作在采樣率為2．5 Gsps的雙通道模式。模擬輸入信號(hào)經(jīng)過(guò)BALUN型高頻變壓器完成單端信號(hào)到差分信號(hào)的轉(zhuǎn)換，ADC對(duì)差分信號(hào)進(jìn)行采樣，然后把數(shù)據(jù)送入FPGA，F(xiàn)PGA將接收到的數(shù)據(jù)進(jìn)行預(yù)處理后存儲(chǔ)到第三代雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DDR3)中，需要對(duì)采集的數(shù)據(jù)進(jìn)行后續(xù)處理時(shí)，將數(shù)據(jù)從DDR3中取出，并通過(guò)PCI Express傳送給上位機(jī)，上位機(jī)對(duì)數(shù)據(jù)進(jìn)行處理后顯示。整個(gè)硬件系統(tǒng)僅采用一片F(xiàn)PGA來(lái)處理，并作為主控芯片對(duì)整個(gè)系統(tǒng)進(jìn)行通信和控制，大大提高了系統(tǒng)的運(yùn)行速度。本設(shè)計(jì)采用Xilinx公司Virrex-6系列FPGA，型號(hào)為XC6VLX240T-1156C。

2 系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)
2．1 高速ADC設(shè)計(jì)及其完整性分析
    高速ADC芯片EV8AQ160在片內(nèi)集成了4路獨(dú)立的ADC，每個(gè)通道具有1．25Gsps的采樣率，可以工作在3種模式下，最高采樣率可達(dá)5Gsps。要求2．5 GHz差分對(duì)稱時(shí)鐘輸入，可進(jìn)行ADC主復(fù)位。EV8AQ160內(nèi)部集成了1：1和1：2的數(shù)據(jù)多路分離器(DMUX)和LVDS輸出緩沖器，可以降低輸出數(shù)據(jù)率，方便與多種類型的高速FPGA直接相連，實(shí)現(xiàn)高速率的數(shù)據(jù)存儲(chǔ)和處理。為了補(bǔ)償由于器件參數(shù)離散和傳輸路徑差異所造成的采樣數(shù)據(jù)誤差，該ADC具有針對(duì)每路ADC數(shù)據(jù)的積分非線性(INL)、增益(Gain)、偏置(Offset)、相位(Phase)的控制和校正。EV8AQ160提供測(cè)試功能，具有兩種測(cè)試方式，方便用戶根據(jù)自己的習(xí)慣對(duì)ADC是否正常工作進(jìn)行測(cè)試。
    在本設(shè)計(jì)中，ADC工作在單通道模式下，DMUX1：2輸出，輸出數(shù)據(jù)寬度為64位，數(shù)據(jù)輸出率為625 Msps，輸出數(shù)據(jù)的同時(shí)輸出312．5 MHz同步采樣時(shí)鐘，F(xiàn)PGA在該時(shí)鐘的上升沿和下降沿采集數(shù)據(jù)。
    由于探測(cè)器、信號(hào)源等輸出的信號(hào)通常為單端信號(hào)，而ADC的模擬輸入端為差分形式，在其前端加入BALUN型高頻變壓器，不僅實(shí)現(xiàn)了單端輸入到差分輸入的轉(zhuǎn)換，還起到了隔離、抑制外部噪聲引入等功能。
    高速ADC的8路輸出均屬于高速數(shù)字信號(hào)，而其輸入信號(hào)為模擬信號(hào)，因此在進(jìn)行電路設(shè)計(jì)時(shí)，要考慮ADC的布局、模擬信號(hào)走線、數(shù)據(jù)信號(hào)走線以及其采樣時(shí)鐘走線，還有時(shí)鐘布局和FPGA的接口等，確保所涉及的系統(tǒng)完全滿足信號(hào)完整性的規(guī)范要求，如振鈴、反射、串?dāng)_和電磁干擾等。
    本設(shè)計(jì)使用Mentor Graphics的PADS軟件對(duì)高速模數(shù)信號(hào)PCB板進(jìn)行設(shè)計(jì)，根據(jù)上面提出的信號(hào)完整性和電磁兼容問(wèn)題，并結(jié)合本設(shè)計(jì)的實(shí)際情況，主要進(jìn)行如下設(shè)計(jì)：
    1)合理布局：采用具有獨(dú)立的地平面和電源層的多層電路板，并按照電路功能，對(duì)器件進(jìn)行分塊布局，模擬電路采用平面技術(shù)和網(wǎng)狀屏蔽技術(shù)。
    2)合理的信號(hào)走線：ADC的模擬輸入信號(hào)走線旁邊不能有別的走線；其輸出的數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)盡可能遠(yuǎn)離時(shí)鐘電路模塊，為保證采樣時(shí)鐘信號(hào)與數(shù)據(jù)信號(hào)同步，走線時(shí)讓它們都經(jīng)歷相同的延遲，此外還能保證其時(shí)序的一致性，從而消除了走線延時(shí)對(duì)后端數(shù)據(jù)接收的影響。在布線條件允許范圍內(nèi)，輸出的同一路數(shù)據(jù)信號(hào)線按照最短路徑布線原則在同一電路層上走線，差分對(duì)與差分對(duì)之間的距離要盡量拉大，或者盡可能地減少相鄰傳輸線間的累積平行距離，以減小串?dāng)_。時(shí)鐘輸入信號(hào)作為模擬信號(hào)處理，遠(yuǎn)離任何模擬輸入和數(shù)字信號(hào)。
    3)所有高速信號(hào)和時(shí)鐘信號(hào)盡量走在內(nèi)層。在獲得相同目標(biāo)特征阻抗的情況下，應(yīng)該將布線層與參考平面(地平面與電源層)間的介質(zhì)層盡可能的薄，這樣就加大了傳輸線與參考平面間的耦合度，減少相鄰傳輸線間的耦合。
2．2 采樣時(shí)鐘電路設(shè)計(jì)及其完整性分析
    時(shí)鐘信號(hào)的質(zhì)量是決定采樣系統(tǒng)性能的關(guān)鍵因素，也是高速數(shù)據(jù)采集系統(tǒng)的一個(gè)難點(diǎn)。反映時(shí)鐘質(zhì)量的指標(biāo)主要有兩個(gè)：相位噪聲和相位抖動(dòng)。在高速、高分辨率的ADC電路中，采樣時(shí)鐘的抖動(dòng)必然造成時(shí)基采樣點(diǎn)的偏離，從而導(dǎo)致系統(tǒng)整體性能的下降，主要表現(xiàn)在對(duì)ADC采集數(shù)據(jù)信噪比和有效位數(shù)的影響上。
    采樣時(shí)鐘完整意義上的抖動(dòng)應(yīng)包含時(shí)鐘源孔徑抖動(dòng)、時(shí)鐘驅(qū)動(dòng)器件的孔徑抖動(dòng)以及ADC自身的孔徑抖動(dòng)。ADC自身的孔徑抖動(dòng)是一個(gè)常數(shù)，通常會(huì)在器件手冊(cè)中作為一項(xiàng)重要指標(biāo)給出，時(shí)鐘驅(qū)動(dòng)器件引入的時(shí)鐘的孔徑可以通過(guò)其器件手冊(cè)和相位噪聲倍頻公式獲得，時(shí)鐘源抖動(dòng)則與時(shí)鐘穩(wěn)定性和相位噪聲參數(shù)有關(guān)。
    如果ADC時(shí)鐘總的孔徑抖動(dòng)的概率分布均值為0，方差為σ2(σ=tj，tj為ADC孔徑時(shí)間)時(shí)，系統(tǒng)信噪比與孔徑抖動(dòng)關(guān)系可以表示為：
   
    其中n為ADC轉(zhuǎn)換位數(shù)，ω為ADC轉(zhuǎn)換頻率。
    如果系統(tǒng)采樣頻率為5 GHz，轉(zhuǎn)換位數(shù)為8位，希望得到的有效位數(shù)需要大于6位，則通過(guò)信噪比與有效位數(shù)關(guān)系式：
    SNR=6．02xENOB+1．76 dB           (2)
    可得系統(tǒng)信噪比要大于37．88 dB，從而可以算出時(shí)鐘抖動(dòng)需要小于7．82 ps。采樣頻率越高，則時(shí)鐘抖動(dòng)需要的值就會(huì)越小。
    本設(shè)計(jì)中，高速ADC芯片工作在單通道模式下，為滿足EV8AQ160對(duì)高質(zhì)量采樣時(shí)鐘的要求，這里采用低抖動(dòng)、低相位噪聲鎖相環(huán)時(shí)鐘芯片AD9520提供2．5GHz采樣時(shí)鐘。AD9520片內(nèi)VCO可從2．27GHz調(diào)節(jié)到2．65GHz，還支持外部3．3V或5V供電，頻率高達(dá)2．4GHz的VCO／VCXO。  AD9520支持SPI和I2C接口，片內(nèi)集成一片EEPROM可通過(guò)串行接口編程以及保存用于上電復(fù)位的用戶定義存儲(chǔ)器的設(shè)置。有4組共12個(gè)LNPECL時(shí)鐘輸出，任何一個(gè)LVPECL輸出在時(shí)鐘頻率不大于250 MHz時(shí)均可重新定義為2個(gè)CMOS輸出，并且在上電時(shí)可自動(dòng)同步所有的輸出。AD9520的時(shí)鐘抖動(dòng)低至十?dāng)?shù)量級(jí)fs，最高為百數(shù)量級(jí)fs，可以滿足本系統(tǒng)對(duì)采樣時(shí)鐘的要求。
    為了減小時(shí)鐘相位的抖動(dòng)和采樣時(shí)鐘偏移，在時(shí)鐘電路的PCB設(shè)計(jì)上還采用阻抗匹配的微帶線和對(duì)稱等長(zhǎng)走線，防止高速時(shí)鐘信號(hào)反射，提高時(shí)鐘的信號(hào)質(zhì)量。時(shí)鐘信號(hào)的驅(qū)動(dòng)電路采用差分PECL電路，PECL器件的電平轉(zhuǎn)換速度快，輸出信號(hào)抖動(dòng)小，可以減小ADC時(shí)鐘的孔徑抖動(dòng)。
2．3 高速ADC與FPGA接口設(shè)計(jì)
    ADC輸出8路8 bit 625 Msps低電壓差分信號(hào)(LVDS)邏輯的數(shù)據(jù)，在采集系統(tǒng)設(shè)計(jì)中對(duì)與其接口器件的性能要求也較高。Xilinx公司Virtex-6系列型號(hào)為XC6VLX240T-1156C的FPGA具有高達(dá)200個(gè)專用LVDS差分邏輯接收通道，雙數(shù)據(jù)率(DDR)LVDS通道發(fā)送數(shù)據(jù)速率高達(dá)1．25 Gbps，接收數(shù)據(jù)速率也高達(dá)1．0 Gbps，能夠滿足接收EV8AQ160輸出數(shù)據(jù)和邏輯控制的要求。由于ADC的輸出和FPGA的輸入均設(shè)計(jì)為L(zhǎng)VDS邏輯標(biāo)準(zhǔn)，因此ADC可直接與FPGA相連。Virtex-6系列FPGA內(nèi)部具有專門的LVDS處理單元，可實(shí)現(xiàn)LVDS邏輯的串／并降速轉(zhuǎn)換，降低速率后的數(shù)據(jù)給到內(nèi)部分布式處理算法(DPA)單元進(jìn)行精確處理后存儲(chǔ)到內(nèi)部的存儲(chǔ)單元或者外部存儲(chǔ)器件DDR3中。當(dāng)需要對(duì)數(shù)據(jù)進(jìn)行進(jìn)一步處理時(shí)，通過(guò)PCI Express將有效的采集、存儲(chǔ)數(shù)據(jù)發(fā)送到上位機(jī)，經(jīng)過(guò)軟件編程實(shí)現(xiàn)采集信號(hào)的波形顯示。
2．4 上位機(jī)軟件設(shè)計(jì)
    高速數(shù)據(jù)傳輸?shù)纳衔粰C(jī)部分是以PC機(jī)為平臺(tái)進(jìn)行的軟件設(shè)計(jì)。整個(gè)軟件架構(gòu)如圖2所示，主要由用戶應(yīng)用程序和驅(qū)動(dòng)程序兩部分組成。

    上位機(jī)系統(tǒng)通過(guò)PCI Express接口，控制板卡上的FPGA，并使上位機(jī)能夠讀取到FPGA以DMA方式連續(xù)上傳的數(shù)據(jù)，實(shí)現(xiàn)上位機(jī)內(nèi)存和FPGA之間數(shù)據(jù)的高速傳輸。該軟件的驅(qū)動(dòng)部分設(shè)計(jì)，依靠WinDriver的API函數(shù)和已有的PCI Express硬件設(shè)備驅(qū)動(dòng)函數(shù)，完成對(duì)硬件設(shè)備的基本控制，為以后軟件的進(jìn)一步升級(jí)奠定良好的基礎(chǔ)。而用戶應(yīng)用部分，主要是在Visual Studio環(huán)境中完成，通過(guò)調(diào)用可靠的設(shè)備驅(qū)動(dòng)函數(shù)，成功地通過(guò)PCI Express接口與FPGA進(jìn)行數(shù)據(jù)通信。
2．5 測(cè)試結(jié)果
    1)ADC與時(shí)鐘性能測(cè)試
    這里采用Xilinx公司ISE軟件中的ChipScope Pro工具將邏輯分析器、總線分析器和虛擬I／O小型軟件核直接插入到設(shè)計(jì)當(dāng)中，直接查看ADC輸出的數(shù)字信號(hào)，這些信號(hào)在操作系統(tǒng)速度下或接近操作系統(tǒng)速度下被采集，并從編程接口中引出，再將采集到的信號(hào)通過(guò)ChipScope Pro邏輯分析器進(jìn)行分析。
    首先讓ADC工作在采樣率為5 Gsps的單通道模式下，用特定的測(cè)試模式來(lái)檢驗(yàn)ADC與FPGA之間的數(shù)據(jù)接口的準(zhǔn)確性。將測(cè)試程序下載到FPGA并運(yùn)行后，用ChipScopePro抓取ADC的輸出數(shù)據(jù)如圖3(a)所示。然后在單通道模式下不使用測(cè)試模式，輸入2MHz的正弦信號(hào)，用ChipSco pePro抓取ADC的輸出數(shù)據(jù)如圖3(b)所示。

    從圖3(a)中的數(shù)據(jù)可以看出，各個(gè)通道均以約定的格式輸出，說(shuō)明ADC與FPGA之間數(shù)據(jù)接口已經(jīng)準(zhǔn)確連通。圖3(b)，輸入正弦信號(hào)時(shí)用BUS PLOT工具將抓取到的數(shù)據(jù)實(shí)時(shí)畫(huà)圖，得到的波形平滑，計(jì)算其信噪比為42．9 dB，由式(2)計(jì)算得到ADC的有效位數(shù)為6．6 bit。實(shí)測(cè)表明，AD9520輸出的2．5 GHz時(shí)鐘以及EV8AQ160均具有較高的性能，整體指標(biāo)達(dá)到設(shè)計(jì)要求。
    2)上位機(jī)數(shù)據(jù)結(jié)果顯示
    用戶應(yīng)用窗口程序的設(shè)計(jì)是在Visual Studio 2008環(huán)境下進(jìn)行的，內(nèi)部通過(guò)調(diào)用WinDriver提供的API函數(shù)及已編寫的驅(qū)動(dòng)函數(shù)，可以打開(kāi)、查看、配置和關(guān)閉該P(yáng)CI Express硬件設(shè)備。將系統(tǒng)配置為5 Gsps采樣率的工作模式，用TeeChart畫(huà)出實(shí)時(shí)采集到的波形，如圖4所示，表明系統(tǒng)實(shí)現(xiàn)了數(shù)據(jù)的實(shí)時(shí)采集存儲(chǔ)功能。

3 結(jié)束語(yǔ)
    采用FPGA作為數(shù)據(jù)采集系統(tǒng)的控制核心，使用FPGA內(nèi)部資源或者外部DDR3實(shí)現(xiàn)數(shù)據(jù)的緩沖存儲(chǔ)，充分利用系統(tǒng)資源，便于調(diào)試和修改。實(shí)現(xiàn)了5 Gsps實(shí)時(shí)采樣率、8 bits采樣精度的高速實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)。在完成電路的軟件和硬件設(shè)計(jì)以后，通過(guò)對(duì)ADC和時(shí)鐘進(jìn)行測(cè)試以及上位機(jī)控制界面采集信號(hào)的波形顯示，結(jié)果表明該系統(tǒng)可以穩(wěn)定地工作，滿足設(shè)計(jì)要求。