5Gbps高速芯片測(cè)試技術(shù)

前言

近年來(lái)，數(shù)據(jù)的大規(guī)模傳輸要求變得越來(lái)越普及。擔(dān)任這些大量數(shù)據(jù)處理芯片的標(biāo)準(zhǔn)接口(Interface)基本上都采用的是高速差分串行傳輸方式。

高速串行數(shù)據(jù)傳送方式有以下的一些特征：

● 數(shù)Gbps的傳送數(shù)率

● 由于是高速傳送，信號(hào)振幅較小，為數(shù)百mV程度

● 小振幅的信號(hào)傳送時(shí)，為了減小噪聲的影響，都采用的是差分傳送方式

● 對(duì)各信號(hào)通道間的相位同步?jīng)]有嚴(yán)格要求

近年來(lái)對(duì)芯片的高速數(shù)據(jù)處理的要求，使得許多芯片內(nèi)部都已經(jīng)搭載了高速IF的功能。但是，也正是由于它的高速性能造成芯片的測(cè)試變得非常的困難。對(duì)這類高速IF芯片的初期評(píng)價(jià)階段，一般采用的是多種計(jì)測(cè)器的綜合評(píng)價(jià)。但是針對(duì)多管腳的高速IF芯片，單純利用計(jì)測(cè)器的測(cè)定，會(huì)面對(duì)許多問(wèn)題。

T6683+5G Option

為了實(shí)現(xiàn)精確的高速差分串行信號(hào)測(cè)試，我們開發(fā)了可以對(duì)應(yīng)最大5Gbps差分信號(hào)的ATE用高速測(cè)試選件。這次開發(fā)的可以提供最大5Gbps的高速專用PE(圖1)，內(nèi)藏于ATE系統(tǒng)中，其包括：64個(gè)高速輸入專用通道+ 64個(gè)高速輸出專用通道的Dr.

ter Reduce電路的嵌入也可以使得高速部的向量(Pattern)發(fā)生盡可能的不受到低速部的Jitter誤差的影響。

從PE到被測(cè)芯片(DUT)的高速信號(hào)傳送

在實(shí)際測(cè)試中，從ATE的Driver端到被測(cè)芯片(DUT)的信號(hào)傳送過(guò)程，會(huì)遇到如圖6-1所示的Pin-Relay、傳輸線路(同軸線)、接線端子、印刷線路等各影響高頻信號(hào)衰減的問(wèn)題。圖6-2是一般的1GHz信號(hào)用線路的傳輸特性，當(dāng)用它來(lái)傳輸更高頻率的信號(hào)時(shí)，我們可以看到在2.5GHz開始就

會(huì)造成較大的衰減損失。這個(gè)衰減如果是超過(guò)10dB以上的話，是很難進(jìn)行正確補(bǔ)償?shù)?。因此為了減小在高頻帶的損失，我們對(duì)上述圖6-1線路進(jìn)行了以下4個(gè)項(xiàng)目的改進(jìn)。

① Pin Relay & DC Relay

② 同軸線

③接線端子(Connecter)

④ 印刷線路

傳輸線路的改善

① Pinout Relay & DC Relay

安裝在測(cè)試系統(tǒng)內(nèi)部的信號(hào)輸出/輸入控制部的Relay本身的性能對(duì)最終的波形品質(zhì)有較大的影響?，F(xiàn)在普通使用的Photo-Mos Relay的最大信號(hào)帶寬是1GHz左右，不能達(dá)到傳送5GHz這樣的高頻信號(hào)的要求。因此，我們采用的是愛德萬(wàn)測(cè)試研制開發(fā)的，具有非常好帶寬的小型MEMS Relay。

② 同軸線

為了傳輸這樣的高頻信號(hào)，和普通的同軸線相比，除了需要高精度的阻抗(Zo)特性以外，還應(yīng)當(dāng)具有低損耗、Zo值不受電纜彎曲變形，溫度等外部影響的特性。為了實(shí)現(xiàn)Zo的高精度，(1)同軸線做成盡可能的保持圓心性。(2)最大限地提高同軸線各部分所用材料的尺寸精度、組裝精度，保證實(shí)際Zo與計(jì)算值在最大.

傳輸脈沖信號(hào)時(shí)，表現(xiàn)為信號(hào)上升沿的變形及整體波形的非整合性。前沿的變形是由于我們知道脈沖信號(hào)中包含了全部的奇數(shù)高次諧波成分，在通過(guò)傳輸線路時(shí)由于高次諧波成分的衰減而造成的。由于一部分的非整合性的存在，在實(shí)際應(yīng)用中會(huì)產(chǎn)生圖形向量(Pattern)造成的時(shí)序錯(cuò)誤(Timing error)。因此需要通過(guò)對(duì)其進(jìn)行一定的補(bǔ)償。圖7所示為在線路中插入與其相反傳輸特性的pre-emphasis電路時(shí)的Jitter仿真結(jié)果，圖8是實(shí)測(cè)波形。由于實(shí)測(cè)波形中含有一定的隨機(jī)Jitter(Random Jitter)成分，雖然Jitter值有一定差異，但是我們同樣可以確認(rèn)到與仿真結(jié)果一樣的Jitter改善效果。

芯片測(cè)試

利用這個(gè)5G高速選件(Option)，我們對(duì)Redwood(5Gbps)、XDR內(nèi)存、PCI-Express高速接口等進(jìn)行了測(cè)試評(píng)價(jià)。

Redwo

od(5Gbps)

將5G選件自身的輸出通道(Dr)與輸入通道(Cp)對(duì)接起來(lái)對(duì)其進(jìn)行性能評(píng)價(jià)，這個(gè)高速選件的信號(hào)輸入比較部(Cp)本身雖然為了對(duì)應(yīng)高速接口芯片測(cè)試，其結(jié)構(gòu)為差分輸入比較結(jié)構(gòu)(differential)，但是其也具有單端輸入比較(Single-End)功能。雖然在實(shí)際的高速芯片測(cè)試中并不需要這種單端輸入，但是在許多評(píng)價(jià)解析情況下存在對(duì)這種功能的要求，因此5G高速選件中加入了分別的單端輸入正負(fù)單端(Pos/Neg)比較功能。

XDR

XDR是在目前的高速接口(IF)中唯一采用IO共通使用的接口標(biāo)準(zhǔn)。測(cè)試系統(tǒng)的輸入輸出通道(Dr/Cp)與芯片之間是一種被稱為Fly-by的連接方式?？刂撇捎玫氖潜疚那懊嫠龅膶⒉罘值恼?fù)(Pos/Neg)固定電壓值輸出機(jī)能。

PCI-Express

PCI-Express的基本規(guī)格中對(duì)差分電壓的中間點(diǎn)電壓值有其特殊的要求。對(duì)應(yīng)其規(guī)格要求，在對(duì)PCI-Express進(jìn)行測(cè)試時(shí)，2個(gè)驅(qū)動(dòng)通道(Dr)并列使用作為芯片的1個(gè)輸入。

總結(jié)

針對(duì)高速差分信號(hào)的測(cè)試，愛德萬(wàn)測(cè)試基于高速SoC測(cè)試系統(tǒng)T6683開發(fā)了最大對(duì)應(yīng)5Gbps的高速測(cè)試選件。通過(guò)這個(gè)系統(tǒng)，

1. 技術(shù)驗(yàn)證了現(xiàn)階段各種具有代表性的高速接口芯片的測(cè)試可行性。

2. 開發(fā)成功了數(shù)Gbps以上測(cè)試所需的未來(lái)測(cè)試系統(tǒng)的基礎(chǔ)要素技術(shù)及其實(shí)現(xiàn)方案。