MathWorks 通過 Universal Verification Methodology (UVM) 支持加快 FPGA 和 ASIC 驗(yàn)證速度
中國北京,2020 年3月2日—— MathWorks 今天宣布,HDL Verifier 從現(xiàn)已上市的 Release 2019b 開始提供對 Universal Verification Methodology (UVM) 的支持。HDL Verifier 能夠讓開發(fā) FPGA 和 ASIC 設(shè)計的設(shè)計驗(yàn)證工程師直接從 Simulink 模型生成 UVM 組件和測試平臺,并在支持 UVM 的仿真器(比如來自 Synopsys、Cadence 和 Mentor 的仿真器)中使用這些組件和測試平臺。
Wilson Research Group 的一項最近研究發(fā)現(xiàn),48% 的 FPGA 設(shè)計項目和 71% 的 ASIC 設(shè)計項目依賴 UVM 進(jìn)行設(shè)計驗(yàn)證。通常,算法開發(fā)人員和系統(tǒng)架構(gòu)師在 MATLAB 和 Simulink 中開發(fā)新算法內(nèi)容。然后,設(shè)計驗(yàn)證(DV)工程師在為 RTL 測試平臺手工編寫代碼時使用 MATLAB 和 Simulink 模型作為參考,這一過程極其耗時。現(xiàn)在借助 HDL Verifier,DV 工程師可以從已經(jīng)在 Simulink 中開發(fā)的系統(tǒng)級模型自動生成 UVM 組件,如序列或記分板。在為諸如無線通信、嵌入式視覺和控制等應(yīng)用中使用的 ASIC 和 FPGA 設(shè)計而開發(fā)測試平臺時,此方法可以減少驗(yàn)證工程師所花費(fèi)的時間。
“借助 Simulink,我們在手工編寫生產(chǎn) UVM 測試平臺、測試序列和記分板上花費(fèi)的時間可以減少大約 50%,從而有更多時間專注于突破性創(chuàng)新應(yīng)用?!盇llegro MicroSystems 的 ASIC 開發(fā)經(jīng)理 Khalid Chishti 說,“我們針對汽車應(yīng)用設(shè)計的 ASIC 依賴 UVM 進(jìn)行生產(chǎn)驗(yàn)證,為這些設(shè)備開發(fā)算法曾是一項繁瑣的任務(wù),而 MATLAB 和 Simulink 對此進(jìn)行了簡化。”
HDL Verifier 增添了一些新功能,例如,從 MATLAB 和 Simulink 中生成 UVM 組件、SystemVerilog 斷言和 SystemVerilog DPI 組件,現(xiàn)在可向負(fù)責(zé) ASIC 和 FPGA 生產(chǎn)驗(yàn)證的設(shè)計驗(yàn)證團(tuán)隊提供更多擴(kuò)展性支持。這些設(shè)計驗(yàn)證團(tuán)隊原本通過在 SystemVerilog 中手工編寫代碼,進(jìn)而在 HDL 仿真器中開發(fā)嚴(yán)格測試平臺,現(xiàn)在,他們能夠從現(xiàn)有 MATLAB 和 Simulink 模型直接生成驗(yàn)證組件,并重用這些模型加快創(chuàng)建生產(chǎn)驗(yàn)證環(huán)境的速度。
“根據(jù) Wilson Research 和 Mentor Graphics 的 2018 年功能驗(yàn)證研究,DV 工程師在開發(fā)測試平臺中花費(fèi)在 ASIC 和 FPGA 項目上的時間,大約占他們工作時間的五分之一?!盡athWorks 首席 HDL 產(chǎn)品營銷經(jīng)理 Eric Cigan 說,“HDL Verifier 能夠從現(xiàn)有 MATLAB 和 Simulink 模型生成 UVM 和 SystemVerilog DPI 組件,不僅可以提高 DV 工程師的生產(chǎn)效率,而且會增進(jìn)系統(tǒng)架構(gòu)師、硬件設(shè)計師與 DV 工程師之間的合作?!?
HDL Verifier R2019b 現(xiàn)已在全球上市。
圖示:HDL Verifier從Simulink模型生成UVM組件© MathWorks