解決高速電路信號(hào)過(guò)沖的問(wèn)題的有效方法，你知道嗎？

你知道解決高速電路信號(hào)過(guò)沖的問(wèn)題的有效方法嗎?過(guò)沖是高速電路信號(hào)里面的棘手問(wèn)題之一，本文主要闡述何為過(guò)沖，以及用什么方法可以有效解決此問(wèn)題?下面我們趕緊進(jìn)入正文吧!

1)何為過(guò)沖?

當(dāng)較快的信號(hào)沿驅(qū)動(dòng)一段較長(zhǎng)的走線(xiàn)， 而走線(xiàn)拓?fù)渖嫌譀](méi)有有效的匹配時(shí)， 往往會(huì)產(chǎn)生過(guò)沖。過(guò)沖帶來(lái)的問(wèn)題主要是“1”電平高于接收端器件的輸入最大電壓值(VIHmax)，或“0”電平低于接收端器件的輸入最小電壓值(VILmin)，這樣可能給器件帶來(lái)潛在的累積性傷害，縮短其工作壽命，從而影響產(chǎn)品的長(zhǎng)期穩(wěn)定性 。

2)解決方案

解決過(guò)沖的一般方法是匹配，或叫端接( Termination)。匹配的中心思想是消滅信號(hào)路徑端點(diǎn)的阻抗突變，歸納一下，無(wú)非可以總結(jié)為兩種形式：源端的串行匹配(如下圖的PCB所示)，用于消滅二次反射，以及終端的并行匹配，用于消滅一次反射。

不是每種匹配方式都適用于任何場(chǎng)合，例如， 50ohm 并行匹配一般不用于 LVTTL/LVCMOS 等電平邏輯，因?yàn)殡娮枭舷牡墓拇蟮秒y以接受;除了匹配之外，還有另外一種改善過(guò)沖的行之有效的方法，那就是令驅(qū)動(dòng)端的信號(hào)沿變緩，使得原先的高速信號(hào)變得不那么“高速”。使信號(hào)沿變緩的最常用的手法，就是降低驅(qū)動(dòng)器的驅(qū)動(dòng)電流。這種手法在FPGA/CPLD設(shè)計(jì)中尤為常用。

3)振鈴

過(guò)沖往往伴隨有振鈴，或者說(shuō)，過(guò)沖是振鈴的一部分。振鈴產(chǎn)生的第一次峰值電壓，就是過(guò)沖。之所以要將二者區(qū)分來(lái)講，是因?yàn)檎疋彽奈：Τ诉^(guò)沖外，還有其產(chǎn)生的電壓波動(dòng)可能多次跨越邏輯電平的閾值電壓，使得接收端產(chǎn)生誤判，對(duì)于CMOS器件來(lái)說(shuō)，振鈴過(guò)程中還可能使得上、下MOS管同時(shí)導(dǎo)通的時(shí)間延長(zhǎng)，急劇地增加功耗，影響器件壽命。

既然振鈴和過(guò)沖的產(chǎn)生機(jī)理一致，對(duì)它的處理方式也就和處理過(guò)沖無(wú)異，這里僅作簡(jiǎn)要的理論闡述。以上就是解決高速電路信號(hào)過(guò)沖的問(wèn)題的有效方法解析，希望能給大家?guī)椭?