智能微網(wǎng)保護裝置新平臺技術設計

　　隨著電網(wǎng)規(guī)模的不斷擴大，電力系統(tǒng)也逐步提高了對電能質(zhì)量和可靠性方面的要求。世界范圍內(nèi)發(fā)生了多次影響范圍極大的停電事件，暴露出了超大規(guī)模電力系統(tǒng)內(nèi)分布式電源與大電網(wǎng)之間的矛盾。微網(wǎng)的出現(xiàn)可以解決分布式電源并網(wǎng)給大電網(wǎng)帶來的問題，平時作為分布式電源與大電網(wǎng)并網(wǎng)運行，但是當故障發(fā)生時，微網(wǎng)可以孤島運行，從有問題的主網(wǎng)上脫離，獨立為負荷供電。

　　智能微網(wǎng)是通過集成的通信體系、高級的分析技術、先進的控制技術來實現(xiàn)的。微網(wǎng)保護應采用廣域保護的模式，由中央單元和就地單元兩部分組成。在微網(wǎng)主控制室安裝的中央單元可以提供全站保護，而在每個開關處安裝就地處理單元完成交流量和開關量的采集。

　　針對智能微網(wǎng)保護方式，大量的數(shù)據(jù)被采集到中央單元，進行匯總計算，同一時刻的數(shù)據(jù)必須保證在相同的采樣周期得到處理，而不被延遲。復雜的控制原理和保護技術，要求快速響應的通訊機制，都需要有強有力的硬件平臺的保障。

　　針對線路或者變壓器的單一對象的傳統(tǒng)的保護裝置已不能滿足廣域保護的模式，新一代平臺對計算、通訊能力有了更高的要求，同時也提出了對應用不同的小系統(tǒng)方面適用性與易用性的需求。本文提出的系統(tǒng)設計可廣泛應用于智能微網(wǎng)保護裝置，并具有實際操作性。

　　1、設計原則

　　智能微網(wǎng)保護裝置的新平臺的設計原則如下：

　　1.1 廣域保護方案

　　在廣域保護方案中，主保護為智能微網(wǎng)保護中央單元，完成微網(wǎng)區(qū)域內(nèi)的線路和母線保護。主保護的邏輯計算來源于就地單元上送的數(shù)據(jù)，并根據(jù)計算的結果對就地單元發(fā)送控制命令。智能終端主要完成就地開關信息、交流量的采集以及中央單元下發(fā)的控制命令的執(zhí)行。

　　智能微網(wǎng)的保護模塊眾多，定值數(shù)量大，采集的開關量輸入、模擬量輸入與開關量輸出的數(shù)量都遠大于一套普通的保護裝置，因此對保護中央單元的計算處理能力、通訊傳輸能力和數(shù)據(jù)存儲能力都提出了高規(guī)格的要求。

　　相對于由多臺裝置共同完成全套保護功能的方案來說，本文提出了單臺8U裝置完成全套保護功能的系統(tǒng)設計方案。這樣做可以使數(shù)據(jù)更為集中，效率更高，成本降低的同時也省去組屏和接線的繁復工作，有利于調(diào)試和維護工作。

　　1.2 主處理器選型

　　主處理器采用Freescale公司45納米QorIQ系列的P2020，有優(yōu)異的單線程性能功耗比，適用于網(wǎng)絡、電信、軍事以及工業(yè)市場中的各種應用。該通信處理器具有兩個高性能Power Architecture e500內(nèi)核，每個內(nèi)核的運行頻率為1.33GHz，自帶32KBL1緩存、512KBL2緩存，支持32/64位DDR2和DDR3，同時支持糾錯碼。

　　P2020的外設豐富，帶有4個高達3.125GHz的SerDes、兩個PCIExpress接口、兩個SerialRapidIO接口、兩個 SGMII接口、兩個高速USB控制器。作為主保護最核心的部分，此款處理器提供了一個強大的硬件平臺，特別適用于通信高度集成與大規(guī)模數(shù)據(jù)處理，為智能微網(wǎng)保護提供充足的資源保障，并且為今后的擴展預留有較大的提升空間。

　　1.3 數(shù)據(jù)總線設計

　　智能微網(wǎng)保護處理的GOOSE與SV數(shù)據(jù)總量是巨大的，但不同小系統(tǒng)處理的數(shù)據(jù)量是不同的，需要根據(jù)需求來配置不同數(shù)量的插件。各個插件采集的數(shù)據(jù)都通過相同的接口由數(shù)據(jù)總線上送主處理器處，這就要求該數(shù)據(jù)總線具有高速、共享、可配置的特性。無論應用于數(shù)字化變電站或是傳統(tǒng)變電站，數(shù)據(jù)總線上的智能插件都要求配置靈活，并具有可擴展性。

　　數(shù)據(jù)總線由FPGA加上MLVDS的方式構成：FPGA采用Xilinx公司Spartan-6系列的XC6SLX25T芯片，它集成了24051個邏輯單元，936Kbits的RAM塊，以及38個DSP48A1單元，內(nèi)置1路PCI-E硬核；MLVDS芯片采用TI公司的SN65MLVD080芯片，可提供8路半雙工的250Mbit的物理通道［3］。

　　每個插件都配有FPGA和MLVDS芯片，F(xiàn)PGA進行數(shù)據(jù)編碼與解碼的工作，SN65MLVD080在總線板上組成的總線方式的物理通道，將主處理器與GOOSE、SV插件的數(shù)據(jù)相互傳輸。這樣的硬件平臺設計使得保護的適應性增強，具有很高的冗余度。

　　1.4 軟硬件可靠性設計

　　可靠性在軟硬件2個方面都有考慮，確保裝置的正確運行。軟件方面主要是對關鍵電路與核心器件進行監(jiān)測，包括：開入、開出返讀，電源狀態(tài)監(jiān)視，A/D基準判斷，內(nèi)存（RAM）與定制區(qū)（EEPROM）的正反碼CRC校驗等。發(fā)現(xiàn)任何問題，都會立即閉鎖出口繼電器，發(fā)出告警信號，并生成事件記錄上送。

　　硬件方面從器件的選擇和回路的雙重化配置來保障可靠性：所有設計都采用工業(yè)級器件，并充分考慮降額應用，降低其發(fā)熱和功耗，控制元器件的失效率，延長其有效生命周期。采用雙電源、雙采樣等冗余設計，防止關鍵電路上的失效影響了整體運行，雙CPU互為閉鎖出口回路減少了單一元器件失效而造成的誤動。