3GHz CMOS低噪聲放大器優(yōu)化設(shè)計

3GHz CMOS低噪聲放大器優(yōu)化設(shè)計

　　摘  要： 基于0.18 μm CMOS工藝，采用共源共柵源極負(fù)反饋結(jié)構(gòu)，設(shè)計了一種3 GHz低噪聲放大器電路。從阻抗匹配及噪聲優(yōu)化的角度分析了電路的性能，提出了相應(yīng)的優(yōu)化設(shè)計方法。仿真結(jié)果表明，該放大器具有良好的性能指標(biāo)，功率增益為23.4 dB，反向傳輸系數(shù)為-25.9 dB，噪聲系數(shù)為1.1 dB，1dB壓縮點(diǎn)為﹣13.05 dBm。

　　1 引 言

　　現(xiàn)代無線通信技術(shù)不斷地朝著低成本、便攜式的方向發(fā)展，使得基于CMOS工藝的射頻集成電路成為近年來的研究熱點(diǎn)。在射頻接收機(jī)的設(shè)計中，要想得到良好的總體系統(tǒng)性能，前端電路的優(yōu)化設(shè)計尤為關(guān)鍵。而低噪聲放大器（LNA）作為無線通信系統(tǒng)射頻接收機(jī)的第一個功能模塊，其噪聲特性直接影響著整個接收機(jī)的靈敏度和信噪比，它必須在一定的功耗條件下，提供足夠的增益、優(yōu)異的噪聲性能、良好的線性度和輸入輸出匹配。在GHz頻率范圍內(nèi)，CMOS工藝相比其他工藝有價格低、集成度高、功耗低等優(yōu)點(diǎn)，利用CMOS工藝來設(shè)計射頻集成電路已經(jīng)得到越來越廣泛的應(yīng)用，本文即采用CMOS工藝來實(shí)現(xiàn)對一種3 GHz低噪聲放大器的優(yōu)化設(shè)計。

　　在LNA的設(shè)計中，應(yīng)對增益、噪聲系數(shù)、輸入阻抗、線性度等幾個關(guān)鍵參數(shù)采取折衷原則進(jìn)行處理[1]。T. H. Lee提出了功率約束條件下的設(shè)計規(guī)范[2]，之后又有很多人對CMOS LNA的設(shè)計方法進(jìn)行了研究[3-5]。本文主要從分析LNA的輸入輸出阻抗匹配和噪聲系數(shù)的角度出發(fā)，針對每個參數(shù)的影響因素，分別提出優(yōu)化的方法，然后綜合考慮其他各項(xiàng)指標(biāo)，設(shè)計出了一種性能良好的低噪聲放大器，并進(jìn)行了電路仿真和版圖設(shè)計。

　　2 LNA結(jié)構(gòu)

　　在LNA的設(shè)計中，目前廣泛采用的是共源共柵源極負(fù)反饋（Cascode）結(jié)構(gòu)，如圖1所示。在此結(jié)構(gòu)中，源極負(fù)反饋既能實(shí)現(xiàn)輸入阻抗匹配，又能提高系統(tǒng)的穩(wěn)定性，且具有改善LNA線性度的特點(diǎn)，而M1和M2組成的級聯(lián)結(jié)構(gòu)，既提高了電路的輸出阻抗，使電路的增益有較大的提高，又能實(shí)現(xiàn)對電路的反向隔離[6]，使得輸出端和輸入端互不影響，從而方便了LNA的設(shè)計。

圖1 共源共柵源極負(fù)反饋結(jié)構(gòu)

　　在上述結(jié)構(gòu)的基礎(chǔ)上加上偏置電路，并對電路結(jié)構(gòu)進(jìn)行優(yōu)化調(diào)整，即可得到完整電路結(jié)構(gòu)。本文所實(shí)現(xiàn)的電路結(jié)構(gòu)如圖2所示。

圖2  LNA電路圖

　　晶體管M1和M2構(gòu)成Cascode結(jié)構(gòu)，由于此結(jié)構(gòu)沒有考慮共源極和共柵極之間的匹配，所以在M1和M2之間加上電感Lm，可以提高兩級間的匹配[7]，這樣不僅提高了功率增益，而且噪聲系數(shù)也可以得到改善[8]。同時在M1的柵源之間并聯(lián)一個電容C2，用來調(diào)節(jié)柵源之間的電容Cgs，方便與Lg和Ls一起來實(shí)現(xiàn)輸入阻抗的匹配。

　　晶體管M3、M4和M1、M2共同組成共源共柵電流鏡[9]，作為偏置電路，且M3和M4的寬度相對應(yīng)取較小的值，以減小偏置電路消耗的電流。電阻R2應(yīng)取足夠大以減小偏置電路帶來的噪聲電流，電阻R1用來調(diào)整輸入晶體管M1的柵源電壓和漏極電流以確定靜態(tài)功耗，電容C1可以使得M2的柵極交流接電源電壓。Cin與Cout均為隔直電容。

　　3 LNA性能優(yōu)化

　　3.1 輸入輸出匹配

　　帶源極負(fù)反饋的LNA輸入端的小信號等效電路如圖3所示，其中g(shù)m是M1的跨導(dǎo)，Cgs是M1的柵源電容Cgs1和C2并聯(lián)得到的。

　　圖3  源極負(fù)反饋結(jié)構(gòu)的小信號等效電路

　　4 電路仿真與版圖設(shè)計

　　仿真采用TSMC的0.18 μm CMOS工藝，仿真環(huán)境為Cadence SpectreRF，電源電壓為2V。仿真結(jié)果如圖5所示。

　　從圖5（a）可以看出，所設(shè)計低噪聲放大器的功率增益在3 GHz處達(dá)到了23.4 dB，很好地滿足了功率增益的要求。圖5（b）中，輸入反射系數(shù)S11達(dá)到-25.9 dB，顯示了良好的輸入阻抗匹配。圖5（c）表明，經(jīng)過噪聲優(yōu)化，電路的噪聲系數(shù)只有1.1 dB，而圖5（d）中的1dB壓縮點(diǎn)為﹣13.05 dBm，說明該低噪聲放大器具有良好的線性度。

　　利用0.18 μm CMOS工藝模型，用cadence virtuoso軟件對LNA進(jìn)行版圖設(shè)計，如圖6所示，版圖尺寸為0.485 mm × 0.395 mm。

　　5 結(jié) 論

　　本文通過對共源共柵結(jié)構(gòu)的分析，從阻抗匹配、噪聲系數(shù)和線性度的角度對電路的性能進(jìn)行優(yōu)化，設(shè)計出了一種3 GHz的低噪聲放大器。在0.18 μm CMOS工藝下，利用Cadence SpectreRF軟件對電路進(jìn)行了仿真，結(jié)果顯示，LNA的功率增益、阻抗匹配、噪聲系數(shù)和線性度等參數(shù)都達(dá)到了良好的性能。最后對LNA進(jìn)行了版圖設(shè)計。

　　本文作者創(chuàng)新點(diǎn)：在分析共源共柵結(jié)構(gòu)的基礎(chǔ)上改進(jìn)了LNA的電路結(jié)構(gòu)，提出了在共源共柵結(jié)構(gòu)之間加電感以改善噪聲系數(shù)和并聯(lián)電容以增加輸入阻抗匹配的方法，對低噪聲放大器的設(shè)計具有一定的參考價值。