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[導(dǎo)讀]Dynamic Duo 2.0已經(jīng)獲得了來自NVIDIA、AMD和Arm的高度贊賞,他們?cè)趯?shí)踐中均獲得了大幅的硅前效率提升。張永專表示當(dāng)前中國(guó)本土的很多芯片廠商也對(duì)Dynamic Duo 2.0非常感興趣,Cadence也會(huì)持續(xù)進(jìn)行中國(guó)業(yè)務(wù)的開拓,助力中國(guó)半導(dǎo)體產(chǎn)業(yè)發(fā)展。

近日Cadence發(fā)布了Dynamic Duo 2.0,其中包含Palladium Z2硬件仿真加速平臺(tái)和Protium X2原型驗(yàn)證系統(tǒng)。這一組合將容量提高了2倍,性能提升了1.5倍,并且采用了業(yè)內(nèi)首創(chuàng)的模塊化編譯技術(shù)。100億門的SoC編譯在Palladium Z2 系統(tǒng)上10小時(shí)內(nèi)即可完成,在Protium X2系統(tǒng)上也僅需不到24小時(shí)。針對(duì)當(dāng)前先進(jìn)SoC的硅前設(shè)計(jì)挑戰(zhàn)和應(yīng)對(duì)之策,Cadence公司亞太區(qū)系統(tǒng)解決方案資深總監(jiān)張永專在發(fā)布會(huì)上進(jìn)行了分享。


先進(jìn)SoC設(shè)計(jì)挑戰(zhàn):軟硬件耦合更緊密

未來系統(tǒng)和芯片的設(shè)計(jì)趨勢(shì)是復(fù)雜性提高、算力提升、軟硬件整合更緊密,但與此同時(shí)還要加快Design Cycle。據(jù)張永專分享,當(dāng)前很多芯片設(shè)計(jì)的Design變大,采用多個(gè)IP的集成方式,這種設(shè)計(jì)的關(guān)鍵是實(shí)現(xiàn)從子系統(tǒng)到復(fù)合SoC的系統(tǒng)整合。而且現(xiàn)在的很多芯片為了更精準(zhǔn)地實(shí)現(xiàn)特定應(yīng)用加速,需要在芯片設(shè)計(jì)階段就有相應(yīng)的軟件來與硬件結(jié)合,軟件已經(jīng)成為了芯片設(shè)計(jì)的挑戰(zhàn)和整體成本的大頭。

應(yīng)對(duì)先進(jìn)SoC的設(shè)計(jì)挑戰(zhàn),Dynamic Duo 2.0大幅提升硅前仿真和原型驗(yàn)證效率

如何應(yīng)對(duì)這樣的設(shè)計(jì)挑戰(zhàn)?關(guān)鍵在于提高軟件的驗(yàn)證效率,同時(shí)也要提高硬件仿真的速度,將硬件仿真與軟件原型驗(yàn)證之間通道打通并提高效率,讓軟件跟硬件的協(xié)同仿真能夠在整體設(shè)計(jì)流程中更早完成。首先硬件仿真上,前面已經(jīng)提到當(dāng)前Design Size變大,IP和子系統(tǒng)數(shù)量更多,本身在硬件設(shè)計(jì)環(huán)節(jié)中這種設(shè)計(jì)的迭代也變得更多,所以設(shè)計(jì)者希望硬件仿真速度可以很快,這樣一天就可以實(shí)現(xiàn)幾次迭代:每次硬件設(shè)計(jì)調(diào)整后,可以快速debug芯片中的RTL Code,然后Compile(編譯)來檢驗(yàn)最終修改的表現(xiàn)。當(dāng)芯片的Design階段基本接近成熟時(shí),軟件團(tuán)隊(duì)就可以介入將芯片硬件平臺(tái)進(jìn)行軟件的原型驗(yàn)證。 當(dāng)然這時(shí)候硬件仿真到軟件原型驗(yàn)證之間的無縫對(duì)接和效率就變的很關(guān)鍵,而Cadence因?yàn)閮蓚€(gè)平臺(tái)使用了很多相同的接口、內(nèi)存和模塊化編譯器等,所以可以加速這一流程,避免重復(fù)工作的產(chǎn)生,也讓芯片設(shè)計(jì)商的硬件設(shè)計(jì)和軟件團(tuán)隊(duì)之間的合作更緊密高效。

應(yīng)對(duì)先進(jìn)SoC的設(shè)計(jì)挑戰(zhàn),Dynamic Duo 2.0大幅提升硅前仿真和原型驗(yàn)證效率


Dynamic Duo 2.0

全新的Dynamic Duo 2.0組合通過搭載全新的硬件計(jì)算平臺(tái)實(shí)現(xiàn)了更快速仿真和原型驗(yàn)證速度。Palladium中使用的是Cadence自己設(shè)計(jì)的新一代計(jì)算處理芯片,此芯片專門針對(duì)硬件仿真debug進(jìn)行了設(shè)計(jì),針對(duì)debug的多種不同信號(hào)設(shè)置了更多的觸發(fā)設(shè)計(jì),當(dāng)前的所有商用芯片都不具備這樣的特點(diǎn),因此該定制芯片具備行業(yè)其他競(jìng)爭(zhēng)對(duì)手所沒有的高效硬件仿真表現(xiàn),也是Palladium Z2可以成為業(yè)界領(lǐng)先的關(guān)鍵所在。10億門數(shù)據(jù)在10個(gè)小時(shí)內(nèi)就可以完成編譯,而如果設(shè)計(jì)者使用了Cadence創(chuàng)新的模塊化編譯功能的話,通過并行的方式還可以讓這個(gè)編譯的速度更快。

應(yīng)對(duì)先進(jìn)SoC的設(shè)計(jì)挑戰(zhàn),Dynamic Duo 2.0大幅提升硅前仿真和原型驗(yàn)證效率

Protium X2中采用的是Xilinx的VU-19P,相比前代的UltraScale440在單顆容量和效能上都有提升,并且在接口上也實(shí)現(xiàn)了與Palladium Z2更好的兼容性。Cadence在這一平臺(tái)上的創(chuàng)新價(jià)值點(diǎn)在于將FPGA的使用進(jìn)行了簡(jiǎn)化,據(jù)張永專分享,Protium X2的Compile是使用Palladium相同方式來實(shí)現(xiàn)的,采用了同樣的時(shí)鐘樹方法。所以在FPGA上的接線繞線問題對(duì)于沒有FPGA經(jīng)驗(yàn)的工程師而言也不再是一個(gè)問題——在Palladium Z2上Compile之后直接就可以在Protium X2上完成這個(gè)芯片了,完全不需要用戶的介入再去進(jìn)行手動(dòng)布線繞線。其實(shí)這也是Cadence一直很強(qiáng)調(diào)的一個(gè)理念,在其全流程的驗(yàn)證解決方案大平臺(tái)上,不同的任務(wù)用更適合的Computing Processor來做,但整體的流程在用戶角度而言是“平趟”的體驗(yàn)。Paul McLellan在之前的Breakfast Buffet博客中將這種做法稱為“Computational Logistics” (計(jì)算軟件物流式體驗(yàn))。

應(yīng)對(duì)先進(jìn)SoC的設(shè)計(jì)挑戰(zhàn),Dynamic Duo 2.0大幅提升硅前仿真和原型驗(yàn)證效率

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Dynamic Duo 2.0已經(jīng)獲得了來自NVIDIA、AMD和Arm的高度贊賞,他們?cè)趯?shí)踐中均獲得了大幅的硅前效率提升。張永專表示當(dāng)前中國(guó)本土的很多芯片廠商也對(duì)Dynamic Duo 2.0非常感興趣,Cadence也會(huì)持續(xù)進(jìn)行中國(guó)業(yè)務(wù)的開拓,助力中國(guó)半導(dǎo)體產(chǎn)業(yè)發(fā)展。

本文部分參考鏈接:
Computational Logistics - Breakfast Bytes - Cadence Blogs - Cadence Community https://community.cadence.com/cadence_blogs_8/b/breakfast-bytes/posts/complog

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