傳統(tǒng)上，芯片的迭代開發(fā)通常有兩種方式，主流方式是直接利用新一代IC工藝制程開發(fā)新的芯片，實現(xiàn)處理能力、帶寬、主頻等性能提升和新功能的集成；為了降低開發(fā)成本和周期，也可利用原有工藝節(jié)點實現(xiàn)新增功能，并在下一代工藝上將原有芯片和新功能芯片整合到單片實現(xiàn)。在摩爾定律和登納德縮放定律有效的早期，上述方式不僅可以獲得頻率的提升，還可以通過高級工藝制程更小的特征尺寸實現(xiàn)功耗、面積等方面的優(yōu)化。

表1給出了Chiplet技術(shù)與傳統(tǒng)技術(shù)的對比，在性能、功耗及集成度等方面接近單片ASIC，而在成本及設(shè)計周期等方面則與傳統(tǒng)具備優(yōu)勢的PCB技術(shù)差距較小。由此可見，Chiplet技術(shù)是單片ASIC和PCB技術(shù)的良好折中，發(fā)展?jié)摿薮蟆?/span>

Chiplet 面 臨 的 挑 戰(zhàn)

Chiplet技術(shù)雖然具有諸多優(yōu)勢，但其發(fā)展成熟至可廣泛應(yīng)用仍面臨來自互連接口與協(xié)議、封裝技術(shù)以及質(zhì)量控制等方面挑戰(zhàn)。

互連接口與協(xié)議

Chiplet各裸片的互連接口和協(xié)議對于Chiplet技術(shù)十分關(guān)鍵，其設(shè)計必須考慮與工藝制程及封裝技術(shù)的適配、系統(tǒng)集成及擴展等要求，還需滿足不同領(lǐng)域Chiplet集成對單位面積傳輸帶寬、每比特功耗等性能指標(biāo)的要求。通常，上述指標(biāo)要求通常是相互矛盾的，從而給Chiplet互連接口與協(xié)議的設(shè)計帶來較大挑戰(zhàn)。

圖2??主要串行接口分類與應(yīng)用

參考OSI網(wǎng)絡(luò)通信層次模型，Chiplet互連接口與協(xié)議可以劃分為物理層（PHY層）、數(shù)據(jù)鏈路層、網(wǎng)絡(luò)層以及傳輸層。目前在研的互連接口及協(xié)議更多集中在物理層，其與工藝、功耗以及性能緊密相關(guān)，鏈路層及以上接口更多依賴沿用或擴展已有接口標(biāo)準(zhǔn)及協(xié)議。

根據(jù)OIF定義的56G Serdes接口規(guī)范，表2給出了不同類型接口在傳輸、應(yīng)用等方面特性的對比分析。

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物理層（PHY層）

可用于Chiplet技術(shù)物理層互連的接口可以分為串行接口及并行接口兩大類。

a）串行接口

從應(yīng)用的傳輸距離角度，串行接口主要包括長/中/短距Serdes（LR/MR/VSR Serdes）、特短距XSR Serdes和超短距USR Serdes，圖2給出了幾類接口的主要應(yīng)用場景。

LR/MR/VSR（Middle Reach/Long Reach/Very Short）Serdes通常用于芯片間以及芯片與模塊間通過PCB板連接，廣泛用于實現(xiàn)PCI-E、以太網(wǎng)、RapidIO等通信接口。這一類接口的主要優(yōu)勢是成熟可靠、傳輸距離長、低成本且易于集成。然而，由于在功耗、面積以及延遲方面不具優(yōu)勢，難以支撐對上述指標(biāo)敏感的高性能Chiplet芯片的構(gòu)建。

特短距XSR（Extra Short Reach）Serdes針對裸片間（Die-to-Die，D2D）及裸片-光器件間（Die-to-Optical Engine，D2OE）間互連定義的Serdes標(biāo)準(zhǔn)。XSR設(shè)計更著重于面向芯片與光器件間的互連，采用集成了時鐘數(shù)據(jù)恢復(fù)電路（CDR）的傳統(tǒng)Serdes結(jié)構(gòu)，對插損開銷要求更為嚴(yán)格。為達到更低的誤碼率，需要集成復(fù)雜的前向糾錯（FEC）機制，因此會引入顯著的延遲和功耗，當(dāng)帶寬達到112G或更高時，信號反射帶來的開銷會使得這種情況更加惡化。此外，為了支持良好的信號完整性，需要更高性能的芯片制造工藝和封裝基板材料來支持大規(guī)模集成。XSR更適合部署在具備端到端FEC的裸片與光器件間。

與XSR相比，USR（Ultra Short Range）Serdes的設(shè)計更專注于利用2.5D/3D封裝技術(shù)實現(xiàn)Chiplet芯片內(nèi)裸片到裸片的極短距離（10mm級別）高速互連通信。由于通信距離短，USR可以利用高級編碼、多比特傳輸?shù)认冗M技術(shù)提供更高效的解決方案，實現(xiàn)更好的性能功耗比，并具有更好的可擴展性。例如，Kandou公司利用CNRZ-5編碼實現(xiàn)的Glasswing 112G USR Serdes可以達到0.72pJ/bit，224G Serdes可以實現(xiàn)0.8pJ/bit的每比特功耗。由于USR接口的實現(xiàn)通常涉及相關(guān)專利技術(shù)（例如編碼方式），其互操作兼容性面臨較大挑戰(zhàn)。此外，USR對傳輸距離的要求制約大規(guī)模的Chiplet芯片集成。

b）并行接口

目前可用于Chiplet裸片互連的通用并行接口主要有英特爾公司的AIB/MDIO、TSMC的LIPINCON以及OCP的BoW等。HBM接口也屬于此類接口，但主要專用于高帶寬存儲器互連。

表3給出了上述Chiplet物理層并行接口在封裝、傳輸速率、帶寬密度等方面特性對比。

AIB高級接口總線（Advanced Interface Bus）類似DDR DRAM接口，是英特爾提出的物理層并行互連標(biāo)準(zhǔn)。在DARPA的CHIPS項目中，英特爾免費提供AIB接口許可給相關(guān)廠商，以支持廣泛的Chiplet生態(tài)系統(tǒng)。MDIO作為AIB的升級版本，可以提供更高的傳輸效率，響應(yīng)速度和帶寬密度可以達到AIB的兩倍以上。AIB以及MDIO技術(shù)主要適用于通信距離短和損耗低的2.5D及3D封裝技術(shù)，例如EMIB、Foveros等。

LIPINCON是臺積電針對Chiplet設(shè)計提出的一種高性能互連接口。通過利用InFO及CoWoS等高級的硅基互連封裝技術(shù)，并采用時序補償技術(shù)，LIPINCON可以在不使用PLL/DLL的同時較低功耗和面積開銷。LIPINCON接口包括兩種PHY類型：PHYC用于SoC裸片，PHYM用于存儲及收發(fā)器類裸片。

BoW 接口由OCP ODSA組設(shè)計提出，著重面向解決基于有機基板的并行互連問題。BoW定義了三種類型，即BoW-Base、BoW-Fast和BoW-Turbo。

BoW-Base面向10mm以下傳輸距離，采用非端接的單向接口，每線數(shù)據(jù)傳輸率可達4Gbps；BoW-Fast可以支持走線長度到50mm，采用端接接口，支持每線16Gbps傳輸速率；與BoW-Fast相比，BoW-Turbo采用雙線支持雙向16Gbps傳輸。BoW支持后向兼容，對芯片工藝制程和封裝技術(shù)限制較少，不依賴高級硅基互連封裝技術(shù)，具有較為廣泛的應(yīng)用范圍。

值得注意的是，上述先進的電信號物理層接口已達到較低的每比特數(shù)據(jù)傳輸功耗。然而，隨著高性能網(wǎng)絡(luò)、計算等應(yīng)用迅猛增長的帶寬需求，數(shù)據(jù)傳輸帶來的功耗增長仍是芯片研制所面臨的重要挑戰(zhàn)。Mark Wade等人提出采用光電混合技術(shù)解決I/O瓶頸問題，為Chiplet未來高性能低功耗互連技術(shù)和標(biāo)準(zhǔn)的發(fā)展提供了新的思路。

上述各接口標(biāo)準(zhǔn)都著重面向優(yōu)化Chiplet特定互連需求設(shè)計，最優(yōu)的Chiplet互連解決方案與具體應(yīng)用相關(guān)。并行接口雖然可以提供低功耗、低延遲和高帶寬，但需要更多的布線資源；串行接口所需布線資源較少，但是會帶來更多的功耗和延遲。因此，Chiplet芯片設(shè)計者必須根據(jù)實際應(yīng)用需求、約束以及裸片特性選擇合適的一種或多種物理層接口達到系統(tǒng)優(yōu)化的目標(biāo)。

鏈路層及以上

可用于構(gòu)建Chiplet系統(tǒng)的鏈路層及以上接口標(biāo)準(zhǔn)主要有PIPE、CCIX、Tilelink以及ISF等。

PIPE接口標(biāo)準(zhǔn)由英特爾公司在2002年定義，之后作為PCIe規(guī)范的一部分被不斷更新。PIPE接口可以作為一種通用的物理層和數(shù)據(jù)鏈路層的接口，用于屏蔽上述多樣化PHY接口的差異，為上層提供統(tǒng)一的抽象。

原則上，傳統(tǒng)的數(shù)據(jù)鏈路層接口標(biāo)準(zhǔn)（例如以太網(wǎng)MAC、PCIe等）通過和底層的PHY適配，都可以用于Chiplet的鏈路層傳輸。由于開源開放性，Tilelink接口協(xié)議目前受到較為廣泛的關(guān)注。其試圖將片上網(wǎng)絡(luò)以及Cache控制器的實現(xiàn)與Cache一致性協(xié)議本身解耦。遵循Tilelink事務(wù)結(jié)構(gòu)的任何Cache一致性協(xié)議可以和任意物理層網(wǎng)絡(luò)以及Cache控制器結(jié)合使用。CCIX接口標(biāo)準(zhǔn)是面向芯片間加速器結(jié)構(gòu)設(shè)計的，其在標(biāo)準(zhǔn)PCIe數(shù)據(jù)鏈路層基礎(chǔ)上通過擴展事務(wù)層、協(xié)議層等功能，實現(xiàn)了對Cache一致性支持。CCIX可以支持靈活的拓?fù)浣Y(jié)構(gòu)，主要用于主CPU和加速器間通信。

針對Tilelink、CCIX等同步通信機制的可擴展性問題，ODSA項目的積極參與者Netronome公司設(shè)計了ISF接口協(xié)議。ISF包含傳輸層、網(wǎng)絡(luò)層以及鏈路層，是一種可以支持異步存儲訪問的輕量級消息協(xié)議。ISF最初用于Netronome公司的NFP網(wǎng)絡(luò)流處理器片上部件的互連，目前擬擴展支持Chiplet裸片間互連。

與工業(yè)界密切進行Chiplet相關(guān)互連標(biāo)準(zhǔn)規(guī)范的研究不同，學(xué)術(shù)界的研究焦點主要集中于裸片間網(wǎng)絡(luò)層NOC架構(gòu)及算法的設(shè)計優(yōu)化，較多關(guān)注基于主動中介層實現(xiàn)高性能的Chiplet片上網(wǎng)絡(luò)通信。

封裝技術(shù)

Chiplet中裸片的互連的物理實現(xiàn)依賴于芯片封裝過程完成，多芯片封裝技術(shù)的性能、成本以及成熟度極大影響Chiplet芯片的應(yīng)用。如圖3所示，根據(jù)連接介質(zhì)及工藝的不同，可用于支持Chiplet互連的封裝技術(shù)可分為基于基板（Substrate）的封裝技術(shù)、基于硅轉(zhuǎn)接層（interposers，也稱中介層、轉(zhuǎn)接板）的封裝技術(shù)和基于重分布層（Redistribution Layer，RDL）的扇出（Fan-Out）封裝技術(shù)。

圖3??Chiplet封裝技術(shù)示意

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由于成本等方面原因，有機基板使用較為廣泛。有機基板材料與傳統(tǒng)PCB類似，通過蝕刻工藝完成布線連接，不依賴于半導(dǎo)體制造設(shè)備的硅工藝。多個裸片可以基于基板通過引線鍵合（Wire bonding）或倒裝（Flip Chip）技術(shù)利用有機基板進行高密度連接。由于不需要依賴芯片代工廠（Foundry）工藝，基于基板的封裝方式材料及生產(chǎn)成本較低，封裝大小可以達到110mm*110mm（柵格陣列封裝LGA），在大規(guī)模Chiplet系統(tǒng)中使用較為廣泛。然而，鍵合以及倒裝互連IO引腳密度較低，且芯片大量引腳被電源地占據(jù)，導(dǎo)致可用于傳輸數(shù)據(jù)的引腳更加緊張，限制了全芯片對外帶寬。此外，串?dāng)_效應(yīng)也會阻礙單引腳數(shù)據(jù)傳輸能力的提升。上述問題也會限制Chiplet裸片間連接的傳輸帶寬，從而影響更高性能Chiplet芯片構(gòu)建。

基于硅中介層的封裝技術(shù)是2.5D/3D封裝技術(shù)的主要形式，通過在基板和裸片間上放置額外的硅層承接裸片間的互連通信，裸片與基板之間則通過硅過孔（Through-silicon vias，TSVs）和微凸點（Micro-Bump）連接。由于微凸點和TSV可以提供更小的凸點間距和走線距離，基于硅中介層的封裝技術(shù)可以提供更高的IO密度以及更低的傳輸延遲和功耗。然而，由芯片代工廠提供的硅中介層的實現(xiàn)與有機基板相比，在材料和工藝實現(xiàn)成本方面都大大增加。如圖3(c)所示，針對這一問題，硅橋（Silicon Bridge）技術(shù)試圖融合基板和硅中介層技術(shù)，通過在基板上集成較小的薄層進行裸片間互連（小于75um），以期在性能和成本間取得良好的平衡。值得注意的是，硅中介層有兩種形式，一種是只包含連接電路的被動中介層，另外一種是不僅包含連接電路還集成邏輯電路的主動中介層。主動中介層實現(xiàn)成本較高，但可以提供比被動中介層更靈活更易于擴展的解決方案，因而在學(xué)術(shù)界受到廣泛關(guān)注。

基于重分布層的無基板的扇出封裝技術(shù)在晶圓表面沉積金屬和介質(zhì)層，形成重分布層（RDL）承載相應(yīng)的金屬布線圖形，對芯片的IO端口進行重新布局，將其布置到超出裸片面積外的寬松區(qū)域。扇出封裝技術(shù)中，RDL可以縮短電路的長度，使得信號質(zhì)量大幅提高，同時有效減少芯片的面積，提高Chiplet集成度。此外，扇出封裝作為一種無基板(Substrate-less)的封裝方式，其垂直高度較低，從而能提供額外的垂直空間讓更多的元件可以向上堆疊。與基于硅中介層的封裝技術(shù)相比，扇出封裝的成本相對較低，但布線資源受限于RDL布線層次。由于臺積電的InFo（集成扇出封裝）技術(shù)在蘋果公司iPhone 7中A10處理器的成功應(yīng)用，扇出型技術(shù)受到了封測廠和芯片代工廠的廣泛關(guān)注，目前市場已有10余種扇出封裝技術(shù)推出，可為Chiplet集成提供更多選擇。

表4給出了可用于Chiplet集成的封裝技術(shù)的對比。隨著Chiplet技術(shù)的不斷發(fā)展成熟，與之匹配的封裝技術(shù)也在不斷演化，以期通過克服性能、功耗、成本以及可實現(xiàn)性問題，為Chiplet技術(shù)應(yīng)用提供更好支撐。

質(zhì)量控制及EDA技術(shù)

Chiplet中集成的裸片通常都是經(jīng)過硅驗證的產(chǎn)品，可以保證本身設(shè)計和物理實現(xiàn)的正確性，但在進行篩選和封裝的過程中，仍然會出現(xiàn)良率的問題。對于Chiplet芯片來說，單個問題裸片會導(dǎo)致全芯片失效，代價很高。因此，完善全面的測試對于Chiplet芯片質(zhì)量控制尤為重要，而與單芯片集成相比，Chiplet將多個裸片封裝在一起，加劇了芯片測試的困難。Chiplet芯片管腳有限，可能僅能保證裸片部分管腳或部分裸片的測試連接需求，這對Chiplet全面測試帶來了新的挑戰(zhàn)。

Chiplet配套的EDA軟件是解決這一問題的重要手段。在芯片設(shè)計制造過程中，30%-40%的成本是工具軟件。Chiplet技術(shù)需要EDA工具從架構(gòu)探索、芯片設(shè)計、物理及封裝實現(xiàn)等提供全面支持。以在各個流程提供智能化、優(yōu)化的實施輔助，將人工參與度降至最低，避免引入問題和錯誤。

在此方面，學(xué)術(shù)界和工業(yè)界的許多研究機構(gòu)和公司已經(jīng)開始了許多富有成效的工作。佐治亞理工學(xué)院Jinwoo Kim等人介紹了面向2.5D Chiplet封裝的EDA流程，該流程覆蓋并完全自動化了架構(gòu)、電路和封裝的整個設(shè)計階段，并使用具有NOC配置的ROCKET-64 CPU驗證了其EDA流程的可用性。

此外，Cadence、Synopsys和Mentor等傳統(tǒng)的集成電路EDA公司都在相繼推出支撐Chiplet集成的相關(guān)工具。

例如Mentor公司推出的XSI XPD Hyperlynx DRC Calibre?3DSTACK設(shè)計驗證套件，為Chiplet及高密度先進封裝HDAP技術(shù)提供了高效的設(shè)計環(huán)境和可靠的質(zhì)量控制保證，已經(jīng)在TSMC的CoWoS和INFO等流程中得到普遍應(yīng)用。

Chiplet 的應(yīng)用及發(fā)展趨勢

雖然Chiplet異構(gòu)集成技術(shù)的標(biāo)準(zhǔn)化剛剛開始，但其已在諸多領(lǐng)域體現(xiàn)出獨特的優(yōu)勢，應(yīng)用范圍從高端的高性能CPU、FPGA、網(wǎng)絡(luò)芯片到低端的藍(lán)牙、物聯(lián)網(wǎng)及可穿戴設(shè)備芯片。

在高性能CPU芯片方面，AMD推出的Zen 2架構(gòu)通過將不同工藝節(jié)點的多個處理器核裸片（7nm）、IO裸片（14nm）以及存儲器裸片組合構(gòu)建成Chiplet芯片，從而以較低的成本獲得高端工藝帶來的計算處理性能提升。

英特爾公司 Stratix 10高性能FPGA較早采用Chiplet技術(shù)研制，通過EMIB硅橋封裝技術(shù)（2.5D）基于AIB接口實現(xiàn)FPGA邏輯裸片與Serdes IO裸片之間的集成。Stratix 10集成了來自三個芯片代工廠的6種工藝節(jié)點的裸片，有效證明了不同代工廠面向Chiplet技術(shù)的互操作性。英特爾公司 Agilex系列FPGA則利用了先進的3D封裝技術(shù)實現(xiàn)了包括10nm FPGA核心與112G Serdes的集成，證明了Chiplet技術(shù)應(yīng)用于構(gòu)建高工藝制程和高I/O性能芯片的可行性。

zGlue公司專注于中低端Chiplet芯片的研制和標(biāo)準(zhǔn)化，其研制或代工的藍(lán)牙、物聯(lián)網(wǎng)、WiFi等Chiplet芯片，裸片來源ADI、Dialog，Macronix和Vishay等30多家公司的近100種芯片產(chǎn)品。其建立了一套基礎(chǔ)的Chiplet EDA工具鏈，使得快速實現(xiàn)裸片組合與復(fù)用成為可能。

總 結(jié)

Chiplet異構(gòu)集成技術(shù)作為破解摩爾定律放緩的可能解決方案近年來受到廣泛關(guān)注。盡管Chiplet技術(shù)還存在一些尚未解決的技術(shù)問題，例如缺少成熟的互連接口、良率控制難度大等，但是在眾多芯片研制領(lǐng)域已展現(xiàn)出較好的效能及性價比。與成本高昂的高工藝制程（在7nm及以下）單芯片技術(shù)方案相比，具有顯著優(yōu)勢。因此，在工業(yè)界和學(xué)術(shù)界Chiplet技術(shù)逐漸成為研究和討論的熱點。

總體來看，Chiplet技術(shù)由于可以在芯片涉及的良率、成本等多個維度提供可定制性和可優(yōu)化性，其延伸的領(lǐng)域?qū)⒃絹碓綇V泛，隨著芯片開源生態(tài)及敏捷開發(fā)的快速興起，Chiplet異構(gòu)芯片集成技術(shù)將成為未來芯片研制的主流技術(shù)，值得科研機構(gòu)和工業(yè)界對相關(guān)技術(shù)挑戰(zhàn)和問題提前布局，開展研究。

在對Chiplet技術(shù)的優(yōu)勢和挑戰(zhàn)進行了詳細(xì)討論的基礎(chǔ)上，我們認(rèn)為Chiplet技術(shù)將成為下一代芯片研制的主流技術(shù)，應(yīng)予以密切關(guān)注，積極參與技術(shù)研發(fā)和標(biāo)準(zhǔn)規(guī)范制定過程，有效把握這一技術(shù)趨勢。

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