芯片制造工藝

從20世紀(jì)30年代開始，元素周期表中的化學(xué)元素中的半導(dǎo)體被研究者如貝爾實(shí)驗(yàn)室的威廉·肖克利(William Shockley)認(rèn)為是固態(tài)真空管的最可能的原料。從氧化銅到鍺，再到硅，原料在20世紀(jì)40到50年代被系統(tǒng)的研究。盡管元素周期表的一些III-V價(jià)化合物如砷化鎵應(yīng)用于特殊用途如：發(fā)光二極管、激光、太陽能電池和最高速集成電路，單晶硅成為集成電路主流的基層。創(chuàng)造無缺陷晶體的方法用去了數(shù)十年的時(shí)間。半導(dǎo)體集成電路工藝，包括以下步驟，并重復(fù)使用：

光刻

刻蝕

薄膜(化學(xué)氣相沉積或物理氣相沉積)

摻雜(熱擴(kuò)散或離子注入)

化學(xué)機(jī)械平坦化CMP

使用單晶硅晶圓(或III-V族，如砷化鎵)用作基層，然后使用光刻、摻雜、CMP等技術(shù)制成MOSFET或BJT等組件，再利用薄膜和CMP技術(shù)制成導(dǎo)線，如此便完成芯片制作。因產(chǎn)品性能需求及成本考量，導(dǎo)線可分為鋁工藝(以濺鍍?yōu)橹?和銅工藝(以電鍍?yōu)橹鲄⒁奃amascene)。主要的工藝技術(shù)可以分為以下幾大類：黃光微影、刻蝕、擴(kuò)散、薄膜、平坦化制成、金屬化制成。IC由很多重疊的層組成，每層由視頻技術(shù)定義，通常用不同的顏色表示。一些層標(biāo)明在哪里不同的摻雜劑擴(kuò)散進(jìn)基層(成為擴(kuò)散層)，一些定義哪里額外的離子灌輸(灌輸層)，一些定義導(dǎo)體(多晶硅或金屬層)，一些定義傳導(dǎo)層之間的連接(過孔或接觸層)。所有的組件由這些層的特定組合構(gòu)成。

在一個(gè)自排列(CMOS)過程中，所有門層(多晶硅或金屬)穿過擴(kuò)散層的地方形成晶體管。

電阻結(jié)構(gòu)，電阻結(jié)構(gòu)的長寬比，結(jié)合表面電阻系數(shù)，決定電阻。

電容結(jié)構(gòu)，由于尺寸限制，在IC上只能產(chǎn)生很小的電容。

更為少見的電感結(jié)構(gòu)，可以制作芯片載電感或由回旋器模擬。

因?yàn)镃MOS設(shè)備只引導(dǎo)電流在邏輯門之間轉(zhuǎn)換，CMOS設(shè)備比雙極型組件(如雙極性晶體管)消耗的電流少很多。透過電路的設(shè)計(jì)，將多顆的晶體管管畫在硅晶圓上，就可以畫出不同作用的集成電路。隨機(jī)存取存儲器是最常見類型的集成電路，所以密度最高的設(shè)備是存儲器，但即使是微處理器上也有存儲器。盡管結(jié)構(gòu)非常復(fù)雜-幾十年來芯片寬度一直減少-但集成電路的層依然比寬度薄很多。組件層的制作非常像照相過程。雖然可見光譜中的光波不能用來曝光組件層，因?yàn)樗麄兲罅?。高頻光子(通常是紫外線)被用來創(chuàng)造每層的圖案。因?yàn)槊總€(gè)特征都非常小，對于一個(gè)正在調(diào)試制造過程的過程工程師來說，電子顯微鏡是必要工具。在使用自動測試設(shè)備(ATE)包裝前，每個(gè)設(shè)備都要進(jìn)行測試。測試過程稱為晶圓測試或晶圓探通。晶圓被切割成矩形塊，每個(gè)被稱為晶片(“die”)。每個(gè)好的die被焊在“pads”上的鋁線或金線，連接到封裝內(nèi)，pads通常在die的邊上。封裝之后，設(shè)備在晶圓探通中使用的相同或相似的ATE上進(jìn)行終檢。測試成本可以達(dá)到低成本 產(chǎn)品的制造成本的25%，但是對于低產(chǎn)出，大型和/或高成本的設(shè)備，可以忽略不計(jì)。在2005年，一個(gè)制造廠(通常稱為半導(dǎo)體工廠，常簡稱fab，指fabrication facility)建設(shè)費(fèi)用要超過10億美元，因?yàn)榇蟛糠植僮魇亲詣踊摹?