鎖相環(huán)電路

在通信機等所使用的振蕩電路，其所要求的頻率范圍要廣，且頻率的穩(wěn)定度要高。無論多好的LC振蕩電路，其頻率的穩(wěn)定度，都無法與晶體振蕩電路比較。但是，晶體振蕩器除了可以使用數(shù)字電路分頻以外，其頻率幾乎無法改變。如果采用PLL(鎖相環(huán))(相位鎖栓回路，PhaseLockedLoop)技術(shù)，除了可以得到較廣的振蕩頻率范圍以外，其頻率的穩(wěn)定度也很高。此一技術(shù)常使用于收音機，電視機的調(diào)諧電路上，以及CD唱盤上的電路。

一 PLL(鎖相環(huán))電路的基本構(gòu)成

PLL(鎖相環(huán))電路的概要

圖1所示的為PLL(鎖相環(huán))電路的基本方塊圖。此所使用的基準信號為穩(wěn)定度很高的晶體振蕩電路信號。

此一電路的中心為相位此較器。相位比較器可以將基準信號與VCO (Voltage Controlled Oscillator……電壓控制振蕩器)的相位比較。如果此兩個信號之間有相位差存在時，便會產(chǎn)生相位誤差信號輸出。

(將VCO的振蕩頻率與基準頻率比較，利用反饋電路的控制，使兩者的頻率為一致。)

利用此一誤差信號，可以控制VCO的振蕩頻率，使VCO的相位與基準信號的相位(也即是頻率)成為一致。

PLL(鎖相環(huán))可以使高頻率振蕩器的頻率與基準頻率的整數(shù)倍的頻率相一致。由于，基準振蕩器大多為使用晶體振蕩器，因此，高頻率振蕩器的頻率穩(wěn)定度可以與晶體振蕩器相比美。

只要是基準頻率的整數(shù)倍，便可以得到各種頻率的輸出。

從圖1的PLL(鎖相環(huán))基本構(gòu)成中，可以知道其是由VCO，相位比較器，基準頻率振蕩器，回路濾波器所構(gòu)成。在此，假設(shè)基準振蕩器的頻率為fr，VCO的頻率為fo。

在此一電路中，假設(shè)fr>fo時，也即是VC0的振蕩頻率fo比fr低時。此時的相位比較器的輸出PD會如圖2所示，產(chǎn)生正脈波信號，使VCO的振蕩器頻率提高。相反地，如果fr

(此為利用脈波的邊緣做二個信號的比較。如果有相位差存在時，便會產(chǎn)生正或負的脈波輸出。)

此一PD脈波信號經(jīng)過回路濾波器(LoopFilter)的積分，便可以得到直流電壓VR，可以控制VCO電路。

由于控制電壓vr的變化，VCO振蕩頻率會提高。結(jié)果使得fr=f。在f與f的相位成為一致時，PD端子會成為高阻抗狀態(tài)，使PLL(鎖相環(huán))被鎖栓(Lock)。

相位比較器的工作原理

此所說明的相位比較器為相位.頻率比較器(PFC：Phase-Frequency Comparator)之型式，后述之LSIMC145163P便內(nèi)藏有此一電路。

此一型式的相位此較器并非只做

所謂相位差利時△與時間t的關(guān)系為

在只做相位檢出的場合，例如，可能分辨不出是延遲300°或前進60°?？墒?，在相位-頻率比較器中，如果fr>fo則被視為是相位延遲。

回路濾波器的選擇方法

回路濾波器的時間常數(shù)與PLL(鎖相環(huán))控制的良否有很大的關(guān)系。其詳細的計算方法雖然不在此說明，但是，基準頻率fr為l0kHz時，輸往回路濾波器的脈波周期為0.1mS。

為了保持電壓值VR而增大回路濾波器的時間常數(shù)時，便無法追蹤VCO的振蕩頻率的變化。如果時間常數(shù)太小時，會在VR上出現(xiàn)漣波，使PLL(鎖相環(huán))的穩(wěn)定度惡化。

因此，根據(jù)經(jīng)驗，回路濾波器的時間常數(shù)，選擇大約為基準頻率的周期(1/fr)的數(shù)百倍。在此選擇約為數(shù)十mS。

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(二)

鎖相環(huán)是一種控制晶振使其相對于參考信號保持恒定相位的電路，在數(shù)字通信系統(tǒng)中使用比較廣泛。目前微處理器或DSP集成的片上鎖相環(huán)，主要作用則是通過軟件實時地配置片上外設(shè)時鐘，提高系統(tǒng)的靈活性和可靠性。此外，由于采用軟件可編程鎖相環(huán)，所設(shè)計的系統(tǒng)處理器外部允許較低的工作頻率，而片內(nèi)經(jīng)過鎖相環(huán)微處理器提供較高的系統(tǒng)時鐘。這種設(shè)計可以有效地降低系統(tǒng)對外部時鐘的依賴和電磁干擾，提高系統(tǒng)啟動和運行的可靠性，降低系統(tǒng)對硬件的設(shè)計要求。

TMS320F28l2處理器的片上晶振和鎖相環(huán)模塊為內(nèi)核及外設(shè)提供時鐘信號，并且控制器件的低功耗工作模式。片上晶振模塊允許使用2種方式為器件提供時鐘，即采用內(nèi)部振蕩器或外部時鐘源。如果使用內(nèi)部振蕩器，必須在XI/XCLKIN和X2這兩個引腳之間連接一個石英晶體，一般選用30MHz。如果采用外部時鐘，可以將輸人的時鐘信號直接接到XI/XCLKIN引腳上，而X2懸空，不使用內(nèi)部振蕩器。晶體振蕩器及鎖相環(huán)模塊結(jié)構(gòu)如圖1 所示。

圖1 晶體振蕩器及鎖相環(huán)模塊

外部XPLLDIS引腳可以選擇系統(tǒng)的時鐘源。當XPLLDIS為低電平時，系統(tǒng)直接采用外部時鐘或外部晶振作為系統(tǒng)時鐘;當XPLLDIS為高電平時，外部時鐘經(jīng)過PLL倍頻后為系統(tǒng)提供時鐘。系統(tǒng)可以通過鎖相環(huán)控制寄存器來選擇鎖相環(huán)的工作模式和倍頻的系數(shù)。表1列出了鎖相環(huán)配置模式。

表1 鎖相環(huán)配置模式

鎖相環(huán)模塊除了為C28x內(nèi)核提供時鐘外，還通過系統(tǒng)時鐘輸出提供快速和慢速2種外設(shè)時鐘，如圖2所示。而系統(tǒng)時鐘主要通過外部引腳XPLLDIS及鎖相環(huán)控制寄存器進行控制。因此，在系統(tǒng)采用外部時鐘并使能PLL(XPLLDIS=1)的情況下，可以通過軟件設(shè)置C28x內(nèi)核的時鐘輸人。

圖2 處理器內(nèi)部時鐘電路

如果XPLLDIS為高電平，使能芯片內(nèi)部鎖相環(huán)電路，則可以通過控制寄存器PLLCR軟件設(shè)置系統(tǒng)的工作頻率。但要注意，在通過軟件改變系統(tǒng)的工作頻率時，必須等待系統(tǒng)時鐘穩(wěn)定后才可以繼續(xù)完成其他操作。此外，還可以通過外設(shè)時鐘控制寄存器使能外設(shè)時鐘。在具體的應(yīng)用中，為降低系統(tǒng)功耗，不使用的外設(shè)最好將其時鐘禁止。外設(shè)時鐘包括快速外設(shè)和慢速外設(shè)兩種，分別通過HISPCP和LOSPCP寄存器進行設(shè)置。下面給出改變鎖相環(huán)倍頻系數(shù)和外設(shè)時鐘的具體應(yīng)用程序。