鎖相環(huán)失鎖

PLL失鎖的一些可能原因。

鎖相環(huán)(PLL)失鎖的原因可能有很多。以下是PLL失鎖的一些常見(jiàn)原因。如果這些原因的解釋不能解決你的問(wèn)題，可以在A(yíng)ltera的在線(xiàn)技術(shù)支持系統(tǒng)MySupport中提交服務(wù)請(qǐng)求。

l PLL輸入時(shí)鐘抖動(dòng)超過(guò)規(guī)范。

輸入時(shí)鐘有過(guò)大的抖動(dòng)可能引起PLL失鎖。PLL的輸入抖動(dòng)規(guī)范，參考芯片Handbook 中的DC and Switching Characteristics章節(jié)。

由于PLL實(shí)際是一個(gè)低通濾波器，您也可以使用它來(lái)濾掉輸入抖動(dòng)?？删幊痰膸捥匦栽试S您來(lái)控制這個(gè)低通響應(yīng)特性。為了濾掉更高的頻率抖動(dòng)，使用一個(gè)低帶寬設(shè)置;要跟蹤抖動(dòng)，使用一個(gè)更高帶寬設(shè)置。參考芯片Handbook的PLL章節(jié)來(lái)檢查PLL在這個(gè)芯片中是否可編程帶寬特性。

為了檢測(cè)抖動(dòng)是否是個(gè)問(wèn)題，比較輸入時(shí)鐘抖動(dòng)特性(在頻率范圍)和PLL帶寬(Quartus PLL總結(jié)報(bào)告的報(bào)告)。如果你的抖動(dòng)頻率在這個(gè)帶寬之內(nèi)或者帶寬的邊沿，它可能通過(guò)耦合或略有放大(由于抖動(dòng)峰值)。

l 同步開(kāi)關(guān)噪聲(SSN)

PLL時(shí)鐘輸入上過(guò)大的轉(zhuǎn)換噪聲可以引起時(shí)鐘失鎖。輸入上的轉(zhuǎn)換噪聲是一個(gè)確定性的抖動(dòng)形式，在芯片datasheet 中提供的輸入抖動(dòng)規(guī)格。

電源噪聲。

在VCCA上的過(guò)大的噪聲可以引起高輸出抖動(dòng)，并引起失鎖。在其他設(shè)備上的VCCA也適用于同樣的要求(+/- 5%)。同樣，你可以使用PLL帶寬設(shè)置來(lái)鎮(zhèn)壓一些輸出抖動(dòng)。由于VCCA給壓控振蕩器(VCO)供電，這電源上的噪聲可以引起VCO輸出頻率波動(dòng)和引起抖動(dòng)。由于VCO引入了噪聲，低帶寬會(huì)引起循環(huán)響應(yīng)緩慢。相反，則不能適應(yīng)這個(gè)噪聲并抵消它。另一方面，高帶寬看可以引起快速噪聲響應(yīng)，并消除它。

l 輸入時(shí)鐘停止/毛刺或者有一個(gè)突然的相位變化。

PLL的輸入時(shí)鐘突然停止或有毛刺可以引起PLL失鎖。PLL通過(guò)一個(gè)反饋循環(huán)來(lái)檢測(cè)參考時(shí)鐘。如果PLL輸入時(shí)鐘停止則沒(méi)有信號(hào)來(lái)檢測(cè)。如果輸入時(shí)鐘突然一個(gè)相位改變，PLL可能不能快速響應(yīng)來(lái)保持LOCKED穩(wěn)定。

l PLL復(fù)位

使能PLL的復(fù)位端口引起失鎖。這些管腳復(fù)位所有的PLL計(jì)數(shù)器和復(fù)位VCO的正常電壓值。

l 已嘗試重配置PLL

一旦scanwrite端口有效，PLL的掃描鏈更新到實(shí)際的計(jì)數(shù)器。如果在重配置過(guò)程中M計(jì)數(shù)器、N計(jì)數(shù)器、相位移位設(shè)置改變，則PLL可能會(huì)重配置。改變POST-Scale 計(jì)數(shù)器不影響鎖相環(huán)鎖定信號(hào)。

l Stratix和Cyclone 系列在溫度在-20度以下PLL失鎖。

l 輸入時(shí)鐘頻率超出Quartus PLL總結(jié)報(bào)告文件中的范圍。

l 相位頻率檢測(cè)器PFD禁止使用pfdena端口。

當(dāng)PFD被禁用，循環(huán)不再檢測(cè)輸入時(shí)鐘的改變，輸入時(shí)鐘在最后一個(gè)頻率時(shí)仍然翻轉(zhuǎn)。但是會(huì)漂移到更低(更高，要根據(jù)設(shè)置)的頻率。由于輸出時(shí)鐘頻率相位(和頻率)已經(jīng)飄移出PLL的鎖存window ，則PLL可能會(huì)失鎖。

PLL如何獲得LOCK?

上電時(shí)，PLL的VCO的控制電壓設(shè)定為略高于VCCA/2。這相當(dāng)于一個(gè)特定的頻率(一般的VCO的工作范圍的中點(diǎn))。根據(jù)鎖相環(huán)輸入頻率和M計(jì)數(shù)器設(shè)置，VCO試圖增加或減少頻率來(lái)匹配PFD輸入頻率(就是fIN/ N)。

PLL的反應(yīng)速度有多快取決于PLL的環(huán)路設(shè)置。一旦PLL獲得頻率鎖定，PFD試圖將輸入時(shí)鐘與反饋時(shí)鐘相位相匹配。相位有多接近是基于lock窗口設(shè)定(由Quartus軟件確定)。Lock檢測(cè)電路來(lái)自PLL循環(huán)，這意味著觀(guān)察PFD的時(shí)鐘信號(hào)來(lái)確定他們?cè)谙辔簧鲜欠裼凶銐虻南嘟?在lock窗口內(nèi))才能考慮PLL locked。