[導讀]以下為CPU內(nèi)存管理的知識點總結，梳理圖見文末。1、作為OS的基礎，CPU能支持什么內(nèi)存訪問模型，OS就必須跟隨。2、IntelCPU支持分段與分頁兩種模型。3、IntelCPU的訪存模型是先分段再分頁的模式，所以涉及到從邏輯地址->線性地址->物理地址的轉(zhuǎn)換；這部分在CPU的M...
以下為CPU內(nèi)存管理的知識點總結，梳理圖見文末。
1、作為OS的基礎，CPU能支持什么內(nèi)存訪問模型，OS就必須跟隨。2、Intel CPU支持分段與分頁兩種模型。3、Intel CPU的訪存模型是先分段再分頁的模式，所以涉及到從邏輯地址->線性地址->物理地址的轉(zhuǎn)換；這部分在CPU的MMU模塊中由電路實現(xiàn)。4、邏輯地址為程序二進制的地址，是偏移量的形式存在，是個相對地址；這部分跟分段模型緊密相關；分段模型負責將CPU拿到的邏輯地址（主要是幾個寄存器的值，GDTR，CD，DS，SS）轉(zhuǎn)成一個線性地址（線性地址由OS生成）。5、分頁模型就繼續(xù)接著分段模型生成的線性地址得到相應的物理地址。（1）在啟動過程中會分配。那么你可能會問，OS在啟動的時候沒有段表與頁表之前怎么訪問內(nèi)存？CPU還支持更古老的實模式訪問內(nèi)存（程序中寫死物理地址的程序），8080就是這樣的東西，所以OS啟動的時候也會用古老的方式啟動，然后逐步進化成現(xiàn)代的方式。（2）Linux為了兼容不同的CPU，拋棄了Intel的分段模型，但是如果運行在X86平臺又必須要有GDT，怎么辦？Linux干脆寫死，所有進程的分段地址都是00000000，所有程序ELF格式的偏移量都是被定制化的。6、分頁與分段模型不是設計出來的，是歷史原因造就。早期的CPU能力不強如（8086，80X86）等等，但是實現(xiàn)了保護模式（就是可以跑多進程），但是支持的進程數(shù)不多，所以分段模型足夠了；所以GDT這個表被設計成一個數(shù)組。后來intel設計出越來越強大的CPU，一直到多核CPU，那么，支持的進程數(shù)可以說幾十上百倍的增長，所以數(shù)組不行了；引入鏈表形式的——頁表來管理內(nèi)存映射，但是CPU是向下兼容的，所以哪怕是intel最先進的CPU也是有分段模型的。所以分頁到分段是歷史造就，不是設計出來的，不要太過探究它的原因。7、分頁與分段的優(yōu)劣，可以看做是鏈表與數(shù)組的特點之爭。分段模型自然就是速度快，但是不靈活（只能支持少量的進程）；分頁模型就是效率低，但是足夠靈活（支持大量的進程）；所以CPU引入了緩存——TLB。8、TLB與CacheLine其實一個東西（電路層），支持緩存行數(shù)據(jù)結構中的標記與組號的位數(shù)不同而已（在圖中有詳解）。9、總結下，CPU在執(zhí)行一個指令的時候，需要從內(nèi)存獲得數(shù)據(jù)，那么就需要通過地址線訪問內(nèi)存，為了得到指令所在內(nèi)存的物理地址，需要走分段模型——將邏輯地址轉(zhuǎn)為線性地址（虛擬地址），然后通過分頁單元將線性地址轉(zhuǎn)為物理地址。10、CPU中的兩個Cache，因為訪問內(nèi)存成本逐級增高，所以在邏輯地址轉(zhuǎn)為線性地址過程中為了少訪問內(nèi)存，使用了TLB組關聯(lián)高速緩存；而得到物理地址后，為了不訪問內(nèi)存，CPU內(nèi)部還有L1-L3級緩存（Cacheline）。梳理圖
1、作為OS的基礎，CPU能支持什么內(nèi)存訪問模型，OS就必須跟隨。2、Intel CPU支持分段與分頁兩種模型。3、Intel CPU的訪存模型是先分段再分頁的模式，所以涉及到從邏輯地址->線性地址->物理地址的轉(zhuǎn)換；這部分在CPU的MMU模塊中由電路實現(xiàn)。4、邏輯地址為程序二進制的地址，是偏移量的形式存在，是個相對地址；這部分跟分段模型緊密相關；分段模型負責將CPU拿到的邏輯地址（主要是幾個寄存器的值，GDTR，CD，DS，SS）轉(zhuǎn)成一個線性地址（線性地址由OS生成）。5、分頁模型就繼續(xù)接著分段模型生成的線性地址得到相應的物理地址。（1）在啟動過程中會分配。那么你可能會問，OS在啟動的時候沒有段表與頁表之前怎么訪問內(nèi)存？CPU還支持更古老的實模式訪問內(nèi)存（程序中寫死物理地址的程序），8080就是這樣的東西，所以OS啟動的時候也會用古老的方式啟動，然后逐步進化成現(xiàn)代的方式。（2）Linux為了兼容不同的CPU，拋棄了Intel的分段模型，但是如果運行在X86平臺又必須要有GDT，怎么辦？Linux干脆寫死，所有進程的分段地址都是00000000，所有程序ELF格式的偏移量都是被定制化的。6、分頁與分段模型不是設計出來的，是歷史原因造就。早期的CPU能力不強如（8086，80X86）等等，但是實現(xiàn)了保護模式（就是可以跑多進程），但是支持的進程數(shù)不多，所以分段模型足夠了；所以GDT這個表被設計成一個數(shù)組。后來intel設計出越來越強大的CPU，一直到多核CPU，那么，支持的進程數(shù)可以說幾十上百倍的增長，所以數(shù)組不行了；引入鏈表形式的——頁表來管理內(nèi)存映射，但是CPU是向下兼容的，所以哪怕是intel最先進的CPU也是有分段模型的。所以分頁到分段是歷史造就，不是設計出來的，不要太過探究它的原因。7、分頁與分段的優(yōu)劣，可以看做是鏈表與數(shù)組的特點之爭。分段模型自然就是速度快，但是不靈活（只能支持少量的進程）；分頁模型就是效率低，但是足夠靈活（支持大量的進程）；所以CPU引入了緩存——TLB。8、TLB與CacheLine其實一個東西（電路層），支持緩存行數(shù)據(jù)結構中的標記與組號的位數(shù)不同而已（在圖中有詳解）。9、總結下，CPU在執(zhí)行一個指令的時候，需要從內(nèi)存獲得數(shù)據(jù)，那么就需要通過地址線訪問內(nèi)存，為了得到指令所在內(nèi)存的物理地址，需要走分段模型——將邏輯地址轉(zhuǎn)為線性地址（虛擬地址），然后通過分頁單元將線性地址轉(zhuǎn)為物理地址。10、CPU中的兩個Cache，因為訪問內(nèi)存成本逐級增高，所以在邏輯地址轉(zhuǎn)為線性地址過程中為了少訪問內(nèi)存，使用了TLB組關聯(lián)高速緩存；而得到物理地址后，為了不訪問內(nèi)存，CPU內(nèi)部還有L1-L3級緩存（Cacheline）。梳理圖
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