上拉電阻和下拉電阻的用處和區(qū)別

1、概念：將一個(gè)不確定的信號，通過一個(gè)電阻與電源VCC相連，固定在高電平;

2、上拉是對器件注入電流;灌電流;

3、當(dāng)一個(gè)接有上拉電阻的IO端口設(shè)置為輸入狀態(tài)時(shí)，它的常態(tài)為高電平;

上拉就是將不確定的信號通過一個(gè)電阻嵌位在高電平，電阻同時(shí)起限流作用，

1TTL驅(qū)動(dòng)CMOS時(shí)，如果TTL輸出最低高電平低于CMOS最低高電平時(shí)，提高輸出高電平值

2 OC門必須加上拉，提高電平值

3 加大輸出的驅(qū)動(dòng)能力(單片機(jī)較常用)4 CMOS芯片中(特別是門的芯片)，為防靜電干擾，不用的引腳也不懸空，一般上拉，降低阻抗，提供泄荷通路

5 提高輸出電平，提高芯片輸入信號的噪聲容限，增強(qiáng)抗干擾

6 提高總線抗電磁能力，空腳易受電磁干擾

7 長線傳輸中加上拉，是阻抗匹配抑制反射干擾

上拉是對器件注入電流，下拉是輸出電流，弱強(qiáng)只是上拉電阻的阻值不同，沒有什么嚴(yán)格區(qū)分，對于非集電極(或漏極)開路輸出型電路(如普通門電路)提升電流和電壓的能力是有限的，上拉電阻的功能主要是為集電極開路輸出型電路輸出電流通道。上拉電阻： 就是從電源高電平引出的電阻接到輸出 1，如果電平用OC(集電極開路，TTL)或OD(漏極開路，CMOS)輸出，那么不用上拉電阻是不能工作的， 這個(gè)很容易理解，管子沒有電源就不能輸出高電平了。 2，如果輸出電流比較大，輸出的電平就會(huì)降低(電路中已經(jīng)有了一個(gè)上拉電阻，但是電阻太大，壓降太高)，就可以用上拉電阻提供電流分量， 把電平“拉高”。(就是并一個(gè)電阻在IC內(nèi)部的上拉電阻上， 讓它的壓降小一點(diǎn))。當(dāng)然管子按需要該工作在線性范圍的上拉電阻不能太小。當(dāng)然也會(huì)用這個(gè)方式來實(shí)現(xiàn)門電路電平的匹配。上，就是指高電平;所謂下，是指低電平。上拉，就是通過一個(gè)電阻將信號接電源，一般用于時(shí)鐘信號數(shù)據(jù)信號等。下拉，就是通過一個(gè)電阻將信號接地，一般用于保護(hù)信號。這是根據(jù)電路需要設(shè)計(jì)的，主要目的是為了防止干擾，增加電路的穩(wěn)定性。

1、 概念：將一個(gè)不確定的信號，通過一個(gè)電阻與地GND相連，固定在低電平;

2、下拉是從器件輸出電流;拉電流;

3、當(dāng)一個(gè)接有下拉電阻的IO端口設(shè)置為輸入狀態(tài)時(shí)，它的常態(tài)為低電平;

下拉電阻的設(shè)定的原則和上拉電阻是一樣的。

下拉電阻的選擇應(yīng)結(jié)合開關(guān)管特性和下級電路的輸入特性進(jìn)行設(shè)定，主要需要考慮以下幾個(gè)因素：

1. 驅(qū)動(dòng)能力與功耗的平衡。以上拉電阻為例，一般地說，上拉電阻越小，驅(qū)動(dòng)能力越強(qiáng)，但功耗越大，設(shè)計(jì)時(shí)應(yīng)注意兩者之間的均衡。

2. 下級電路的驅(qū)動(dòng)需求。同樣以上拉電阻為例，當(dāng)輸出高電平時(shí)，開關(guān)管斷開，上拉電阻應(yīng)適當(dāng)選擇以能夠向下級電路提供足夠的電流。

3. 高低電平的設(shè)定。不同電路的高低電平的門檻電平會(huì)有不同，電阻應(yīng)適當(dāng)設(shè)定以確保能輸出正確的電平。以上拉電阻為例，當(dāng)輸出低電平時(shí)，開關(guān)管導(dǎo)通，上拉電阻和開關(guān)管導(dǎo)通電阻分壓值應(yīng)確保在零電平門檻之下。

4. 頻率特性。以上拉電阻為例，上拉電阻和開關(guān)管漏源級之間的電容和下級電路之間的輸入電容會(huì)形成RC延遲，電阻越大，延遲越大。上拉電阻的設(shè)定應(yīng)考慮電路在這方面的需求。

OC門輸出高電平時(shí)是一個(gè)高阻態(tài)，其上拉電流要由上拉電阻來提供，設(shè)輸入端每端口不大于100uA，設(shè)輸出口驅(qū)動(dòng)電流約500uA，標(biāo)準(zhǔn)工作電壓是5V，輸入口的高低電平門限為0.8V(低于此值為低電平);2V(高電平門限值)。