一種新型低壓上電復(fù)位電路設(shè)計

引言

在電子系統(tǒng)上電時，電源通常需要經(jīng)過比較長的時間才 能達(dá)到穩(wěn)定狀態(tài)。在這個過程中，數(shù)字集成電路或數(shù)模混合 集成電路中的寄存器、控制器等單元的狀態(tài)是不確定的，這 可能會導(dǎo)致芯片不能正常工作［%因此需要一種電路在電源上 電時，對那些不確定的狀態(tài)進(jìn)行初始化，我們通常使用上電復(fù) 位電路來實現(xiàn)這種功能。然而，隨著集成電路工藝的進(jìn)步，芯 片的工作電壓越來越低，對POR的性能要求也更高，傳統(tǒng)的 POR電路越來越難以滿足如今的需求［2-5］。本文通過對傳統(tǒng) POR的研究，基于0.18 um設(shè)計了一種低壓低功耗的上電復(fù) 位電路，該電路結(jié)構(gòu)也適用于更小特征尺寸的CMOS工藝［8-10］。

1 POR電路介紹

圖1(a)所示為傳統(tǒng)的片外POR電路，其主要由電阻、 電容和二極管構(gòu)成，電路的時間延遲由RC決定，當(dāng)電源下電 時，反向二極管對電容放電。這種電路的主要缺點是依賴電 源的上電速度，在電源的上電速度較慢時，POR電路可能無 法正常工作。圖1(b)為傳統(tǒng)的片上集成POR電路，檢測電 壓由NMOS和PMOS的閾值電壓決定，當(dāng)電源電壓高于檢測 電壓時，電流鏡對電容充電，當(dāng)充電電壓高于觸發(fā)器閾值時, 電路復(fù)位。這種電路的缺點是在電源電壓低于閾值電壓時，電 路也有充電電流存在，會減小電路的延遲時間；其次，管子 的閾值電壓受工藝、溫度影響較大，再計入電源電壓的影響, 這種電路延遲時間的離散度會非常大。

圖2所示的POR電路由帶隙基準(zhǔn)電壓做參考電壓，它 的檢測電壓值非常精確，誤差通常在5%以內(nèi)。同時和其他POR相比，延遲時間受工藝、溫度、電壓的影響也較小。市 場上廣泛應(yīng)用的單片POR芯片811/812系列，便采用這種結(jié)構(gòu)。 圖2電路雖然性能優(yōu)良，但是在集成電路的器件特征尺寸越 來越小、電源電壓甚至低于帶隙基準(zhǔn)的時候，這種結(jié)構(gòu)顯然 不利于片上集成。

2 POR電路設(shè)計

本文設(shè)計的POR電路如圖3所示,洶?M構(gòu)成了電源 電壓檢測電路，其中M1?M,和R、用來產(chǎn)生偏置電流, INV1和M構(gòu)成具有遲滯能力的比較器，上電檢測點和下 電檢測點的回差電壓大于100 mV INV2、用來產(chǎn)生時間延遲, T1遲滯比較器用來產(chǎn)生復(fù)位信號。相比于文獻(xiàn)［9, 10］的設(shè)計, 本文POR大大提高了對噪聲的免疫能力，同時增加了延遲時 間，提高了電路可靠性。

當(dāng)電路啟動時，所有節(jié)點電壓的初始狀態(tài)為0,在 0 < VDD< Vh時，隨著電源電壓的升高，電路對M的柵極和 vln節(jié)點充電，Vln跟隨電源電壓，V和兀保持低電平,T輸出 端OUT節(jié)點跟隨電源電壓。當(dāng)Vh < Vdd< 2V® M管導(dǎo)通, 開始有電流流過R” M?的柵極電壓被拉低,M3、M 鏡像M,的電流，Vr,和OUT繼續(xù)跟隨電源電壓，V和V仍然 保持低電平。當(dāng)2Vh < Vdd時，Ml開始導(dǎo)通，流過的電流 隨著Vdd的增加逐漸變大，同時M6鏡像Ml的電流，由式（1?3）可以得到電源的檢測電壓 Vdet。

在Vdd超過檢測電壓Viet時，Vln迅速拉低，BUF1打開, M9開始對MOS電容Mc充電，當(dāng)Vc大于T1的閾值電壓時,T1 輸出復(fù)位信號。從Vdd達(dá)到Vdet到T1輸出復(fù)位信號的時間延遲 TD由1心Mc電容和T閾值電壓決定。

在電路下電時，POR的工作過程是上電時的逆過程，由 Invi構(gòu)成的遲滯比較器使得下電檢測電壓低于上電檢測值, 其回差電壓的大小可以通過改變M,的尺寸調(diào)整。當(dāng)電源電壓 小于下電檢測值時，兀變?yōu)榈碗娖?，兀?jié)點通過BUF1迅速放 電到0。由于V放電速度遠(yuǎn)高于充電速度，該POR在上電的 時候，即使出現(xiàn)由電源噪聲導(dǎo)致檢測電路反復(fù)觸發(fā)的現(xiàn)象，V 依然會保持低電平，這極大的提高了電路對噪聲的抗干擾能力。

3電路仿真

為了模擬POR電路在電源上電時間為1 ms時的工作情 況，做不同corner組合的仿真。主要corner的仿真結(jié)果如圖 4所示，仿真數(shù)據(jù)如表1所列。上電檢測電壓Vut由于依賴于 NMOS的閾值，隨工藝變化較大，仿真結(jié)果清晰地表明了這點。

典型工作條件下，Vdet 和 TD 的蒙特卡洛仿真結(jié)果如圖 5和圖 6 所示，其方差分別為 25.76 mV 和 2.72 ms。

4結(jié)語

本文基于0.18 mm工藝設(shè)計了一種適用于低電源電壓IC 的可集成上電復(fù)位電路，該POR具有電源上電和掉電檢測能 力，對電源的上電速度和噪聲不敏感，電路總功耗約9 mW。 所有corner的仿真結(jié)果表明，該電路可實現(xiàn)大于100 ms的延時, 蒙特卡洛仿真顯示該電路受工藝批次和器件失配影響較小。

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