便攜式設(shè)備中的電源效率

摘要

電源效率對于便攜式設(shè)備以及模擬 IC 的噪聲抗擾度來說都非常重要。本文主要介紹電壓參考電路，其不僅支持極低的工作靜態(tài)電流(低于 250nA)，而且還符合標準 CMOS 工藝。這種電路針對各種應(yīng)用進行了優(yōu)化設(shè)計，適合便攜式電子設(shè)備、汽車、醫(yī)療設(shè)備，以及高電源抑制比 (PSRR) 和開關(guān)噪聲抗擾度都非常重要的片上系統(tǒng) (SoC) 實施。

上述電壓參考在低頻率下支持 90dB。輸出電壓變化的標準偏差是 0.5%，在 –40°C 至 125°C 溫度范圍內(nèi)的溫度系數(shù)為 15ppm/°C。這些特性可在 1.6V 至 5.5V 的電源電壓范圍內(nèi)實現(xiàn)?？蓪嵤└鞣N用于為電壓參考實現(xiàn)輸入噪聲抗擾度的方法。

介紹

幾乎每款模擬電路都需要高精度高穩(wěn)定參考電壓或電流源。不過，在選擇片上系統(tǒng) (SoC) 技術(shù)時，參考電壓模塊不應(yīng)成為限制因素。也就是說這類系統(tǒng)所選用的技術(shù)工藝對于參考電壓源來說并不一定總是最理想的。因此，其設(shè)計應(yīng)該更穩(wěn)健，才能適應(yīng)各種技術(shù)工藝的變化。

電池通?？勺鳛?SoC 的電源。這就更需要提高工作在大電源電壓范圍內(nèi)的電壓參考源的線性穩(wěn)壓性能。要延長電池使用壽命，就需要低靜態(tài)電源電流。同時，還需要在寬泛頻率下實現(xiàn)高電源抑制比 (PSRR)，以抑制來自高速數(shù)字電路、降壓轉(zhuǎn)換器或片上其它開關(guān)電路的噪聲。本文主要介紹具有高 PSRR 的超低靜態(tài)電流帶隙電壓參考。

基本帶隙電壓參考結(jié)構(gòu)

改善 PSRR 的主題思想是在低壓降穩(wěn)壓器 (LDO) 后面布置一個帶隙電壓源?，F(xiàn)有線性穩(wěn)壓器拓撲在靜態(tài)電流、DC 負載穩(wěn)壓、瞬態(tài)響應(yīng)、去耦電容以及硅芯片面積要求方面存在很大差異。由于我們的目標是在沒有外部電容器的情況下，在同一芯片上提供全面集成型 LDO，因而典型 LDO 結(jié)構(gòu)并不適合。

這些結(jié)構(gòu)與超低靜態(tài)電源電流相矛盾。為了緩解這一矛盾，您可為 LDO 使用與參考源相同的帶隙。不宜采用標準 LDO 結(jié)構(gòu)的原因在于它需要輸出電容器來實現(xiàn)穩(wěn)定工作。最佳選項是帶一個增益級的結(jié)構(gòu)，其無需輸出電容器便可實現(xiàn)穩(wěn)定。

低壓降穩(wěn)壓器

圖 1 是該設(shè)計[1]中所使用 LDO 的內(nèi)核及其簡化原理圖。圖 1[2] 中的 M0 和 M4 代表翻轉(zhuǎn)電壓跟隨器 (FVF)，其可實施無逆向功能及相關(guān)極點的單級穩(wěn)壓。靜態(tài)電流由晶體管 M1 和 M3 確定。晶體管 M2 可作為共柵放大器。

LDO 的開環(huán)增益由第一個級聯(lián)級(即晶體管 M 2和 M3)決定。可作為負載的 M4 PMOS 跟隨器存在低阻抗源，因此 FET M0 的輸出增益接近 1。在圖 2 中的小型信號等效電路的幫助下，對所推薦的 LDO 結(jié)構(gòu)進行穩(wěn)定性分析，結(jié)果顯示只有一個極點(公式 1)：

圖 2.LDO 的小型信號等效電路

這種 LDO 的另一項優(yōu)勢是簡單的自啟動程序，其無需專用電路。最初，在電壓 VDD 為 0 時，VOUT 也為 0，跟隨器 M4 在無反饋的情況下關(guān)閉，M1 的偏置電流大于 M3 的偏置電流。因此，柵極電壓 M0 不僅可降低，而且還可驅(qū)動輸出電壓 VOUT 至所選的輸出電壓值。

這種架構(gòu)的缺點是線路穩(wěn)壓及 PSRR 差。原因在于低開環(huán)增益，因為它僅由一個增益級決定。合理的解決方案可能是第一級的級聯(lián)電流源，其可提高增益，進而可提高線路穩(wěn)壓性能和 PSRR。

圖 1 中的 LDO 輸出電壓為(公式 2)：

其中，VSET 為參考電壓，VGS,M4 是 M4 的柵源電壓。

因此，輸出電壓對溫度和工藝變化極為敏感。要避免這種問題，就必須創(chuàng)建一個更為理想的跟隨器，其中 M4 是反饋環(huán)路的一部分(圖 3)。

圖 4.具有電阻式分壓器、M4 位于放大器反饋環(huán)路、無輸出電容器的 LDO

在反饋環(huán)路(圖 4)中添加電阻式分壓器后，輸出電壓轉(zhuǎn)變?yōu)椋?/p>

VOUT=VSET(1+R1/R2)

FVF 反饋放大器不影響整體 LDO 穩(wěn)定性，因為它位于主 LDO 反饋環(huán)路的外部。對于本地反饋環(huán)路而言，只要求設(shè)計方案穩(wěn)定。[!--empirenews.page--]

帶隙內(nèi)核說明

所選用的帶隙內(nèi)核(圖 5)采用在標準 CMOS 技術(shù)中廣泛使用的經(jīng)典結(jié)構(gòu)。

圖 5.所推薦帶隙電壓參考內(nèi)核的簡化方框圖

通過添加雙極性晶體管的負溫度系數(shù)基射極間電壓，可獲得帶隙電壓的低溫系數(shù)，從而可通過在不同電流密度下偏置的兩個基射極間電壓之差獲得正溫度系數(shù)電壓。為電阻器 R2 和 R3 選擇相等的值，參考電壓就可表示為公式 5：

其中 VEB 是 Q1 的基射極間電壓，VT 是熱電壓，IQ1 和 IQ2 是通過晶體管 Q1 和 Q2 的電流，而 IS,Q1 和 IS,Q2 則分別是 Q1 和 Q2 的飽和電流。

誤差源

要為任何帶隙電壓參考實現(xiàn)良好的精確度，必須定義總體精度誤差的主要形成因素[4]。以下是所推薦架構(gòu)的最大誤差源：

放大器失調(diào)電壓

電阻器 R1 與 R2 之間的不匹配

雙極性晶體管的飽和電流不匹配

電阻器 R1、R2 和 R3 的變化

放大器失調(diào)電壓

放大器失調(diào)電壓對于參考電壓精確度來說很關(guān)鍵，因為它通過與發(fā)射-基極電壓差相同的方式放大。盡管我們可以通過增大雙極性晶體管的面積比來減少對放大器失調(diào)電壓的影響，但由于電壓差具有對數(shù)尺度，因此我們會受到這個比例的合理值限制。在本例中，我們選擇的比例為 24。

對放大器失調(diào)電壓影響最大的是輸入級晶體管閥值電壓變化。它可通過增大放大器輸入對的尺寸來改善(公式 6)。

電阻器 R1 與 R2 之間的不匹配

電阻器 R1 與 R2 之比可定義公式 5 中正溫度系數(shù)項的增益。為了讓該增益系數(shù)準確，我們使用較大面積單位電阻器。使用特殊的電阻器布局，可實現(xiàn) 0.1% 的誤差比例精度。

雙極性晶體管的電阻器與飽和電流的變化

這兩種變化會導(dǎo)致雙極性晶體管的基極-發(fā)射極電壓 Veb 發(fā)生偏移?；鶚O-發(fā)射極電壓可按公式 7 確定：

其中，I 是發(fā)射極電流，IS 是雙極性晶體管的飽和電流。引起 IS 變化的主要原因是 Q1 和 Q2 晶體管面積的不匹配以及雜質(zhì)濃度的變化。

電阻器 R1 的變化可影響通過晶體管 Q2 的電流 I 的絕對值，它是負溫度系數(shù)項 VEB 的一部分。

電阻器 R2 和 R3 分別可確定通過 Q1 和 Q2 的電流值。R2 和 R3 的變化可導(dǎo)致參考電壓(公式 5)的正溫度系數(shù)不準確。不過，可通過對電阻器 R2 與 R3 進行良好匹配來降低該變化所引起的誤差。

高 PSRR 帶隙電壓參考電路

由于上述傳統(tǒng)電壓參考架構(gòu)的所有缺點，我們建議采用改進的電壓參考，它是帶隙電壓參考與低壓降穩(wěn)壓器的整合解決方案(圖 6)。

圖 6. 帶隙電壓參考結(jié)合低壓降穩(wěn)壓器的方框圖

該示例中的輸出電壓可由公式 8 確定：

便攜式設(shè)備中的電源效率" />

VREF 節(jié)點既是帶隙參考的輸出節(jié)點，同時也是帶隙核心電路的電源線。這有助于我們通過 LDO 保護帶隙核心電路免受電源電壓紋波影響。

要獲得小靜態(tài)電流，電阻器 R1、R2、R3 和 R4 的值就會比較大，推薦電路的電阻為 8MΩ。這可使通過 Q1 和 Q2 的電流降低至 40nA。推薦架構(gòu)的整體靜態(tài)電流為 250nA。除此之外，我們還可采用一款靜態(tài)電流為 100nA 的偏置電流電源。

偏置電流電路

所推薦的偏置電流電路基于一種著名的電路結(jié)構(gòu)(如圖 7 所示)，在參考文獻 5[5] 中有詳細介紹。

在該電路中，兩個 N 型晶體管 M5 和 M7 構(gòu)成第一個增益為 S7/S5 的電流鏡，而兩個 P 型晶體管 M4 和 M6 則構(gòu)成第二個增益為 S4/S6 的電流鏡，其中 S4、S5、S6 和 S7 是相應(yīng)晶體管的面積。[!--empirenews.page--]

偏置發(fā)生器通常不需要特別啟動電路，這可減少靜態(tài)電流和占用面積。如果電流足夠小，電阻 R 就可以忽略。由 M5/M7 和 M4/M6 構(gòu)成的兩個電流鏡可互連成一個閉環(huán)。

該環(huán)路增益大于單位增益，因此兩個分支中的電流都會增大，直至達到均衡為止。這將由電阻 R 的壓降定義，可表示為公式 9：

圖 7. 具有動態(tài)啟動電流的偏置生成器

要加快啟動速度并避免可能的漏電影響，可使用一款附加啟動電路。晶體管 M0 可作為具有極大電阻的橫向雙極性 NPN 晶體管使用，其可最大限度地降低啟動電流。電容器 C 不僅可在電路加電時提供快速瞬態(tài)啟動，而且還可防止啟動電路發(fā)生振蕩。在啟動之后，電路由晶體管 M2 阻斷。偏置模塊的偏置電流是 40nA?？偭骱氖?80nA。

驗證結(jié)果

所推薦帶隙參考不僅可用于超低噪聲、高 PSRR 的低壓降穩(wěn)壓器，而且還可采用 CMOS 9T5V 技術(shù)實施。PSRR 值如圖 8 所示，輸出電壓精度的蒙特卡洛溫度變化仿真結(jié)果如圖 9 所示。測量結(jié)果請參見表 1。

圖 8. 電壓參考源的 PSRR

圖 9. 輸出電壓精度

表 1. 測量數(shù)據(jù)

總結(jié)

我們不僅介紹了采用 CMOS9T5V 0.18µm 工藝實施的、高 PSRR 的極低功耗帶隙電壓參考，而且還詳細介紹了最大限度降低功耗和最大限度提高 PSRR 的設(shè)計條件。將帶隙電壓參考與低壓降穩(wěn)壓器相結(jié)合，可在 100Hz 下獲得 93dB 的高 PSRR。該電路的最大靜態(tài)電流僅為 250nA，是超低功耗應(yīng)用最具吸引力的選擇。

關(guān)于作者：TI Viktor Strik 和 Sergei Strik

Viktor Strik 是一位模擬設(shè)計工程師，主要負責開發(fā) TI 高級線性鋰離子電池充電器系列、高精度帶隙電壓參考、LED 驅(qū)動器，以及包括快速、低功耗與高電壓在內(nèi)的不同類型 LDO。此外，他還設(shè)計低功耗、低電壓、低噪聲 IC。Viktor 畢業(yè)于莫斯科電子科技大學 (the Moscow Institute of Electronic Technology)，獲物理學碩士學位，他擁有超過 16 年的豐富經(jīng)驗，獲得至少 11 項蘇聯(lián)專利和 2 項美國專利。

Sergei Strik 是一位模擬設(shè)計工程師，主要負責開發(fā) TI 高級線性鋰離子電池充電器系列、高精度帶隙電壓參考、LED 驅(qū)動器，以及包括快速、低功耗和高電壓在內(nèi)的不同類型的 LDO。Sergei 畢業(yè)于位于愛沙尼亞塔林市的塔林理工大學，不僅擁有超過十年的豐富工程設(shè)計經(jīng)驗，而且還擁有一項專利。

參考文獻

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Blakiewicz, G.，《支持更快時間響應(yīng)的 CMOS 低壓降穩(wěn)壓器》，摘自《2011 年第 18 屆國際大會會議記錄 — 集成電路與系統(tǒng)混合設(shè)計 (MIXDES)》2011 年 6 月 16 ~ 18 日第 ×× 卷第 ×× 號的第 279 頁 ~ 282 頁;

P. Hazucha、T. Karnik、B. A. Bloecher、C. Parsons、D. Finan 和 S. Borkar，《支持超快負載調(diào)節(jié)的小型線性穩(wěn)壓器》，摘自《IEEE 固態(tài)電路雜志》2005 年 4 月第 45 卷第 4 號;

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如欲了解有關(guān) LDO 的更多詳情，敬請訪問：www.ti.com/ldo-ca。