對新手的建議：先從如何成為一個(gè)合格的設(shè)計(jì)者

    論壇中很多朋友是剛剛進(jìn)入EDA設(shè)計(jì)領(lǐng)域的，自從進(jìn)入這個(gè)論壇以來，很多朋友談了自己的期望和困惑，下面我僅僅談一些我個(gè)人的想法，希望對您有一點(diǎn)幫助。也歡迎更多的朋友參與討論，發(fā)表您的見解！將自己的走過的彎路和總結(jié)的經(jīng)驗(yàn)與大家分享一下，希望對您有一點(diǎn)點(diǎn)的參考價(jià)值。
首先從先從如何成為一個(gè)合格的設(shè)計(jì)者說起吧！初學(xué)者覺得一切都是挑戰(zhàn)，一切都新鮮，不知從何處下手。我總結(jié)了學(xué)習(xí)EDA邏輯設(shè)計(jì)的4個(gè)步驟，請拍磚！

1。 首先，應(yīng)該好好學(xué)習(xí)一下FPGA/CPLD的設(shè)計(jì)設(shè)計(jì)流程。

   不要簡單的以為就是設(shè)計(jì)輸入－》仿真－》綜合－》實(shí)現(xiàn)那么一回事，要摳細(xì)，要學(xué)精，要多問每個(gè)步驟的注意事項(xiàng)，區(qū)分相關(guān)步驟的聯(lián)系和區(qū)別。比如要搞清楚功能仿真、綜合后仿真、Translate后仿真、Map后的仿真、布局布線后仿真的作用都是什么，什么時(shí)候應(yīng)該做，什么時(shí)候可以不做這些仿真！學(xué)習(xí)清楚了設(shè)計(jì)流程最大的好處就是有利于培養(yǎng)良好的EDA設(shè)計(jì)習(xí)慣，日后會受益非淺！

2。 關(guān)于設(shè)計(jì)輸入和Coding style。

   設(shè)計(jì)輸入最好學(xué)習(xí)HDL語言，Verilog、VHDL都可以，可以把狀態(tài)機(jī)輸入和原理圖輸入作為補(bǔ)充內(nèi)容，但不是重點(diǎn)。我在前面的帖子已經(jīng)反復(fù)強(qiáng)調(diào)了Coding style的重要性。因?yàn)樗沁壿嬙O(shè)計(jì)人員的一個(gè)基本業(yè)務(wù)素質(zhì)。而且Coding style不是看幾篇文章，學(xué)幾條原則就能夠成為高手的，他需要您在工作中不斷的體會和積累，在學(xué)習(xí)的最初，有Coding style的意識，設(shè)計(jì)者就會有意的積累，對日后發(fā)展很有好處。反之則后患無窮。

3。 培養(yǎng)硬件的意識，培養(yǎng)系統(tǒng)的觀念。

   我也在交流和授課的時(shí)候很強(qiáng)調(diào)硬件意識，如果從形式上看，邏輯設(shè)計(jì)隨著智能化和優(yōu)化手段的不斷發(fā)展最后會越來越靈活，越來越簡單。比如我們現(xiàn)在在使用大型FPGA時(shí)就很少談如何用Floorplanner優(yōu)化，手動(dòng)布線，如果用手動(dòng)方式，其工作量太大了?。∫粋€(gè)設(shè)計(jì)的優(yōu)劣，關(guān)鍵看其設(shè)計(jì)者的硬件意識，和系統(tǒng)意識。硬件意識就是要求先做到對設(shè)計(jì)的硬件胸有成竹，HDL代碼僅僅是一個(gè)表述心中硬件的工具。系統(tǒng)意識要求設(shè)計(jì)者有宏觀的觀念，對設(shè)計(jì)的全局有個(gè)合適的安排，比如時(shí)鐘域，模塊復(fù)用，約束，面積，速度等問題。要知道在系統(tǒng)上復(fù)用模塊節(jié)省的面積遠(yuǎn)比在代碼上小打小鬧來的實(shí)惠得多。

4。 最后才是工具軟件的使用。

   現(xiàn)在EDA軟件都越來越友好，越來越“傻瓜化”，如果您費(fèi)了1年還沒有基本摸清軟件的使用，我敢說，那是一個(gè)比較爛的軟件（起碼在用戶接口上），因?yàn)檫@是和EDA這種方式的理念背道而馳的。但是作為設(shè)計(jì)者，軟件是工具，應(yīng)該熟練掌握各個(gè)步驟不同方面的軟件，這樣才能最大程度地發(fā)揮您的聰明才智，才能使您如虎添翼！