半導(dǎo)體工藝的發(fā)展對模擬設(shè)計者的挑戰(zhàn)

隨著工藝微細(xì), MOS管子速度越來越快, 我們在設(shè)計中會體會到把電路離散處理化有很多好處. 這在后面我們再分析, 首先先談一下為什么工藝微細(xì)化讓數(shù)字設(shè)計者也要考慮管子模擬特性. 舉個例子-EMC的問題, 隨著電子產(chǎn)品越來越小型化, EMC設(shè)計變得很重要, 電磁噪音隨著電源電壓變低對MOS進(jìn)行有效的ON/OFF的出錯率會增加. 還有輻射出來的電磁噪音會干擾到周邊的電子產(chǎn)品. 至于到底產(chǎn)生了那些電磁噪音, 我們一般都放在頻域中分析, 這使得數(shù)字設(shè)計者要了解模擬頻域分析的知識.
  再談一下離散時間分析變得越來越多的原因, 簡單的用一句話概括就是: 可以同時滿足低消耗電力和高精度設(shè)計. 學(xué)過模擬技術(shù)的朋友應(yīng)該都直到MOS管和Bipolar管的Gm相比, 相同的電流下前者只有后者的1/3到1/4左右.

  而在一些像數(shù)字電視接收IC應(yīng)用中, 要讓gm變大才能滿足設(shè)計, Gm越大, 消耗電力也越大, 而如果采用離散時間分析, 像把信號用ADC轉(zhuǎn)成數(shù)字再用數(shù)字濾波器濾波的話, 總的設(shè)計難度和消費電力將有不少改進(jìn).但事物總是兩面的, 離散電路往往要主意它的量化噪聲等問題.

  最后關(guān)于MOS管子, 前面已經(jīng)談過了工藝微細(xì)會給MOS帶來Ft增加, Ron變小等優(yōu)點(這也是MOS幾十年不斷微細(xì)的動力吧), 但同時我們應(yīng)該認(rèn)識到其帶來的缺點, 首先就是特性變動率(mismatch), 這在設(shè)計OPAMP等電路中會變成要考慮的問題. 另外在設(shè)計系統(tǒng)時, 比如Direct convertion 的IQ接收的話, I和Q信號的誤差往往要用數(shù)字校正來改善(比如DC offset等), 這里的數(shù)字校正技術(shù)又往往采用離散時間電路來實現(xiàn). 其次還有一個缺點就是1/F噪聲(flick noise)會變得更大, 現(xiàn)在MOS的1/f噪聲一般影響到數(shù)MHZ的噪聲特性. 像VCO電路, 采用最小gate長度的管子來設(shè)計, 往往發(fā)現(xiàn)它的相位噪聲受MOS管1/f影響大. 所以常采用大L, 大W的MOS設(shè)計. (或者用PMOS代替NMOS也可改善一些)