Cadence為臺(tái)積電16納米FinFET+ 制程推出一系列IP組合

令設(shè)計(jì)者受益于先進(jìn)制程的更高性能、更低功耗以及更小設(shè)計(jì)面積

Cadence設(shè)計(jì)系統(tǒng)公司今日宣布為臺(tái)積電16納米FinFET+ 制程推出一系列IP組合。 Cadence所提供的豐富IP組合能使系統(tǒng)和芯片公司在16納米FF+的先進(jìn)制程上相比于16納米FF工藝，獲得同等功耗下15%的速度提升、或者同等速度下30%的功耗節(jié)約。

目前在開(kāi)發(fā)16 FF+工藝的過(guò)程中，Cadence的IP產(chǎn)品組合包括了在開(kāi)發(fā)先進(jìn)制程系統(tǒng)單芯片中所需的多種高速協(xié)議，其中包括關(guān)鍵的內(nèi)存、存儲(chǔ)和高速互聯(lián)標(biāo)準(zhǔn)。IP將在2014年第四季度初通過(guò)測(cè)試芯片測(cè)試。有關(guān)IP產(chǎn)品和銷(xiāo)售時(shí)間的詳細(xì)信息，客戶(hù)可聯(lián)系Cadence當(dāng)?shù)氐匿N(xiāo)售人員

Cadence在今天還宣布了其針對(duì)16納米FinFET+制程的數(shù)字實(shí)現(xiàn)、簽收和定制/模擬設(shè)計(jì)工具已獲得臺(tái)積電認(rèn)證，詳細(xì)內(nèi)容，請(qǐng)點(diǎn)擊Click here

臺(tái)積電設(shè)計(jì)基礎(chǔ)架構(gòu)市場(chǎng)部高級(jí)總監(jiān)李碩表示：“我們16納米FinFET+制程對(duì)于下一代單芯片設(shè)計(jì)至關(guān)重要，它們平衡了設(shè)計(jì)中性能、功耗和面積的難題。作為臺(tái)積電長(zhǎng)期可信任的合作伙伴，我們相信在這一新制程被廣泛采用的過(guò)程中，Cadence提供的驗(yàn)證過(guò)的工具和IP會(huì)扮演非常重要的作用。”

Cadence高級(jí)副總裁和IP部門(mén)總經(jīng)理Martin Lund指出：“我們針對(duì)16納米FinFET+制程的豐富IP組合將使設(shè)計(jì)團(tuán)隊(duì)能快速進(jìn)入下一代系統(tǒng)單芯片的設(shè)計(jì)、并體驗(yàn)到新FinFET制程的性能和功耗優(yōu)勢(shì)。”