電源管理帶來挑戰(zhàn)

隨著蜂窩電話變得越來越先進(jìn)，系統(tǒng)工作時的功耗以及待機(jī)時的功耗也隨之增加。因此，便攜式無線設(shè)備的電源管理設(shè)計(jì)在 I/O 接口、能量管理以及電池使用壽命方面都面臨著新的挑戰(zhàn)。

數(shù)字設(shè)計(jì)人員在業(yè)界率先實(shí)施了采用超深亞微米(0.13μm、0.09μm及0.065μm)的微處理器，他們發(fā)現(xiàn)，采用更薄的氧化物以及更短的通道長度能夠產(chǎn)生速度更快的晶體管。模擬基帶 (ABB) 與射頻 (RF) 設(shè)計(jì)人員也緊隨其后，努力尋求一種集成方法，以便為其最終客戶提供單芯片無線解決方案。

但是，電壓的縮放比例無法與晶體管的縮放比例保持一致，這就導(dǎo)致了系統(tǒng)解決方案的漏電問題很嚴(yán)重，而漏電必然會縮短電池使用壽命。幸運(yùn)的是，我們可用某些電源管理技術(shù)來降低單芯片解決方案的功耗。

可確定的電源損耗形式有三種：工作電流消耗，待機(jī)電流消耗(有時也指休眠模式)，關(guān)閉模式下的漏電消耗。在工作模式中，功耗是靜態(tài)偏置電流功耗與平均開關(guān)或時鐘(動態(tài))功耗的總和。待機(jī)是一種低功耗狀態(tài)，因?yàn)闀r鐘已經(jīng)被選通　(gated) 或關(guān)閉，幾乎所有的動態(tài)功耗都為零，在這種模式下，靜態(tài)電流的大小決定了電池的壽命。最后，關(guān)閉模式的功耗是亞閾值 (sub-threshold) 漏電的函數(shù)。亞閾值漏電是指當(dāng)芯片關(guān)閉但輸入電壓仍存在時，芯片中晶體管具有的電流。[!--empirenews.page--]

如果超深亞微米 (UDSM) CMOS 工藝能夠處理更高的電池電壓(4.3V ～ 5.4V)，則關(guān)閉模式下的損耗可忽略不計(jì)，因?yàn)橛行ǖ篱L度將更長，并且柵極氧化層將更厚。同樣，工作時的電源消耗也會更少，因?yàn)檫@種工藝速率慢、可識別頻率，并且動態(tài)功耗是電容、頻率以及輸入電源的函數(shù)。

因此，必須解決電源管理電路的直流電池通電 (DBH) 問題。有兩種最常用的電路在做適當(dāng)修改后可以實(shí)現(xiàn)這一點(diǎn)，它們是低壓降穩(wěn)壓器 (LDO) 和 DC-DC 降壓開關(guān)調(diào)節(jié)器。

LDO穩(wěn)壓器

在典型的 LDO 設(shè)計(jì)中，大多數(shù)晶體管都會或多或少暴露在輸入電壓之下，無論是漏-源電壓 (VDS)、柵-源電壓 (VGS)、柵-漏電壓 (VGD)、柵-體電壓 (VGB) 或上述其他組合電壓。因此，對于一個簡單設(shè)計(jì)而言，器件的額定電壓必須至少等于電池電壓。例如，在 1.5V CMOS 中，最大電壓應(yīng)該為 1.8V。

最近，工藝的發(fā)展已經(jīng)允許在常規(guī)內(nèi)核晶體管上包含一個漏極擴(kuò)展而不會增加成本。這允許典型NMOS 或PMOS內(nèi)核晶體管的 VDS 和 VGD 相應(yīng)擴(kuò)展至更高的電壓，但它不會提高 VGS 值。因此，在傳統(tǒng)設(shè)計(jì)中，如果要嘗試電池連接，就要關(guān)注器件尺寸，并擴(kuò)展使用電流鉗。我們無法通過這種設(shè)計(jì)獲得從未來 UDSM 工藝節(jié)點(diǎn)得到的全部超薄封裝優(yōu)勢，因?yàn)槁O擴(kuò)展晶體管的幾何尺寸無法像內(nèi)核晶體管一樣縮小那么多。[!--empirenews.page--]

一種解決方案是自調(diào)整環(huán)繞在一對PMOS級聯(lián)電流鏡周圍的電路。假設(shè)有負(fù)反饋來調(diào)節(jié)或鉗制供電電路輸入端的電壓，那么采用這種技術(shù)，大多數(shù)內(nèi)核電路可以忍受電池電壓。對于 PMOS LDO，這種技術(shù)將使用 LDO 內(nèi)反饋來調(diào)節(jié)處于內(nèi)核電壓下的 LDO 誤差放大器。

與電池連接的主要 DC/DC 轉(zhuǎn)換器模塊是輸出驅(qū)動器和電平轉(zhuǎn)換器--前置驅(qū)動器。開關(guān)調(diào)節(jié)器的輸出驅(qū)動器能使用一個級聯(lián)漏極擴(kuò)展PMOS (DEPMOS) 器件以及一個高壓柵 (HVG，-1.8 V) PMOS器件來實(shí)現(xiàn)高壓側(cè)開關(guān)。低壓側(cè)開關(guān)或同步整流器可以使用一個級聯(lián)漏極擴(kuò)展 NMOS (DENMOS) 器件和一個內(nèi)核(1.3V～1.5V)NMOS器件。

采用這一級聯(lián)結(jié)構(gòu)的優(yōu)勢在于，可實(shí)現(xiàn)高壓工作，具有更好的漏電性能和更小的柵-漏電容，如果使用單個 DEPMOS 器件，還必須對其進(jìn)行開關(guān)操作。由于電池連接到一個 HVG PMOS 器件(它的最大 VGS 比 VBAT 小得多)上，所以兩個器件的 VGS 都需要保護(hù)方案。設(shè)計(jì)者還需要一個電路來產(chǎn)生恒定電壓PBias，其值參考電池電壓。

可對 PBIAS 電壓進(jìn)行設(shè)置，這樣，VBAT-PBIAS 便小于晶體管的最大 VGS 值。級聯(lián) DEPMOS采用PBias作為偏置電壓，當(dāng)驅(qū)動HVG PMOS器件時，電平轉(zhuǎn)換器/前置驅(qū)動器的電壓介于VBAT與VBAT-PBias之間。電平轉(zhuǎn)換器/前置驅(qū)動器可以被設(shè)計(jì)成與輸出場效應(yīng)晶體管 (FET) 相同的級聯(lián)方式。[!--empirenews.page--]

低壓降穩(wěn)壓器

在高性能的超深亞微米CMOS中集成一個外部的系統(tǒng)預(yù)調(diào)節(jié)器，然后把它分成幾個更小的內(nèi)部調(diào)節(jié)器，這能使這種集成所耗費(fèi)的面積最小。在單位面積上獲得更高的晶體管驅(qū)動電流可以減小導(dǎo)通 FET的尺寸。此外，一些更嚴(yán)格的模擬和射頻規(guī)范約束只適用于一個或兩個LDO。

例如，一個 100 mA 的 LDO 可以被分成一個 50 mA 的數(shù)字 LDO、一個 10 mA的 RF LDO 以及一個 40 mA 的模擬LDO。對于數(shù)字 LDO，電源抑制和精度并不重要，因此功率 FET可以減小至線性區(qū)域的工作邊緣。帶 40 mA 負(fù)載電流的模擬 LDO 變得更容易補(bǔ)償。在設(shè)計(jì)的時候，可以讓它具有高電源抑制，并讓它的輸出導(dǎo)通 FET工作在線性區(qū)域的邊緣。

當(dāng)使用幾個LDO時，待機(jī)模式下的靜態(tài)電流將增大。例如，在待機(jī)狀態(tài)下，禁用模擬與 RF LDO 可以減少相當(dāng)一部分的靜態(tài)電流。剩下的數(shù)字 LDO 在外部解決方案中僅消耗 50mA～250mA。

一種解決方案是使用自適應(yīng)偏置 LDO 設(shè)計(jì)。該設(shè)計(jì)的原理是正反饋一部分輸出負(fù)載電流到 LDO 誤差放大器的差分對的尾電流中，因此僅當(dāng)負(fù)載電流增加時總的靜態(tài)電流才會增加。這種架構(gòu)能實(shí)現(xiàn)小于 10mA 的待機(jī)電流，同時仍能提供50mA 的輸出電流，并保持良好的瞬態(tài)負(fù)載調(diào)整率。[!--empirenews.page--]

DC-DC 降壓轉(zhuǎn)換器用于更高電流(大于 200mA)的應(yīng)用中，在這種情況，LDO的無效功率成為總功率的重要部分。在滿負(fù)荷時，降壓轉(zhuǎn)換器的有效功率能達(dá)到95%，這使它極具吸引力，但必須以更大的面積和更多的外部元件作為代價。

為了盡可能延長電池使用壽命，DC-DC 轉(zhuǎn)換器必須在較大負(fù)載范圍內(nèi)維持高效率。脈寬調(diào)制 (PWM) 被用于高電流負(fù)載，而脈頻調(diào)制 (PFM) 模式被用于輕負(fù)載。在高負(fù)載電流時，控制 PWM 信號的占空比可以調(diào)節(jié)輸出電壓。

在 PWM 模式下，轉(zhuǎn)換器工作在固定頻率上，而該頻率可以被對噪聲敏感的應(yīng)用所過濾。在這種模式下，主要損耗是當(dāng)轉(zhuǎn)換器進(jìn)行功率轉(zhuǎn)換時發(fā)生的傳導(dǎo)損耗和開關(guān)損耗。為了在輕負(fù)載時維持高效率，開關(guān)頻率應(yīng)根據(jù) PFM 的規(guī)律降低，并允許它隨負(fù)載變化，從而減少開關(guān)損耗。此外，PFM 模式還能關(guān)斷大部分電路以降低靜態(tài)電流。