Renesas 矩陣架構(gòu)的大規(guī)模平行處理器

瑞薩科技公司（Renesas Technology Corp.）今天宣布，已開發(fā)出一種適用于圖像和音頻多媒體數(shù)據(jù)處理的基于矩陣架構(gòu)的大規(guī)模平行處理器。

這款創(chuàng)新配置的處理器是一個大規(guī)模平行可編程的器件*1，具有緊湊的2,048個處理單元和1Mb SRAM，它可以在200MHz的時(shí)鐘頻率下實(shí)現(xiàn)40GOPS（每秒運(yùn)行10億次）的性能。

瑞薩科技的研究人員在于2月5日開始在舊金山舉行的2006年IEEE國際固態(tài)電路會議（ISSCC）上披露了該器件的細(xì)節(jié)。

圖像和音頻多媒體數(shù)據(jù)處理能力對數(shù)字家電和其他電子產(chǎn)品至關(guān)重要，其中包括諸如快速傅立葉變換、卷積和絕對值差分運(yùn)算求和相結(jié)合的復(fù)雜運(yùn)算。迄今為止，對這些運(yùn)算的處理通常是使用硬連接邏輯電路或?qū)ｉT用于數(shù)字信號處理的DSP（數(shù)字信號處理器）。然而，最近諸如圖像應(yīng)用的像素?cái)?shù)迅速增加的多媒體應(yīng)用的戲劇性進(jìn)展，增加了改善多媒體數(shù)據(jù)處理性能的需求。與此同時(shí)，為了簡化對各種多媒體數(shù)據(jù)標(biāo)準(zhǔn)的支持，利用可編程器件實(shí)現(xiàn)這種處理的需求也在日益增長。

改善處理性能的一種方式是通過使用更精細(xì)的半導(dǎo)體工藝來提高工作頻率。然而，在繼續(xù)保持更低功耗的同時(shí)獲得性能方面的重要改善，并利用傳統(tǒng)的DSP和類似的架構(gòu)實(shí)現(xiàn)所需的性能是很困難的。雖然粗粒度MIMD（多指令多數(shù)據(jù)）處理器已經(jīng)發(fā)布，它可作為一種提高處理性能的架構(gòu)，不過它也存在降低功耗的問題。

為了解決這些問題，瑞薩科技利用源于DSP或MIMD類型處理器的一種獨(dú)特的存儲器技術(shù)開發(fā)了一種矩陣型處理器。

這種新型處理器是細(xì)粒度SIMD（單指令多數(shù)據(jù)）類型的大規(guī)模平行可編程器件，它具有以下的結(jié)構(gòu)特點(diǎn)。

1.    基本配置：2位處理單元（PE）和作為專用數(shù)據(jù)寄存器的512位SRAM
2.    2,048個PE和總共1Mb的SRAM，以及與PE之間的緊密連接

這種處理器提高性能的關(guān)鍵在于如何有效地使處理單元獨(dú)立工作。同時(shí)，布局和處理單元及數(shù)據(jù)寄存器的連接是降低占板面積和功耗的重要因素。

這些問題是通過以下技術(shù)解決的。

(1)    數(shù)據(jù)寄存器與PE之間的連接，以及PE之間的互連
1.    H通道(水平通道)連接的PE
這是執(zhí)行處理單元和數(shù)據(jù)寄存器之間數(shù)據(jù)傳輸?shù)囊粋€連接路徑，包括運(yùn)行的基本路徑。在一個時(shí)鐘周期內(nèi)執(zhí)行的數(shù)據(jù)傳輸不會產(chǎn)生相互的干擾。

2.    V通道(垂直通道)連接的PE
這是執(zhí)行PE之間數(shù)據(jù)傳輸?shù)囊粋€連接路徑。V通道可以在一個固定的距離內(nèi)執(zhí)行PE之間的平行數(shù)據(jù)傳輸，這個傳輸路徑有助于利用數(shù)字信號處理運(yùn)算有效地進(jìn)行基本的蝴蝶計(jì)算*2。
H通道和V通道可以實(shí)現(xiàn)200MHz運(yùn)行條件下816Gbps（每秒千兆位）的高傳輸速度。

(2)    PE電路配置
標(biāo)準(zhǔn)SIMD處理器存在的一個問題是其對執(zhí)行條件轉(zhuǎn)移無能為力。這種處理器在2位PE電路配置中采用了一種特殊的技術(shù)。每個PE有一個稱為V標(biāo)記的1位寄存器（有效標(biāo)記），無論是H通道還是V通道的數(shù)據(jù)傳輸，或者是PE本身的運(yùn)算，都要執(zhí)行選擇。利用這種方法，就可以在每個時(shí)鐘周期執(zhí)行一次條件轉(zhuǎn)移，非常有助于加速蝴蝶計(jì)算。

(3)    雙排復(fù)合的讀-改-寫運(yùn)算SRAM電路
基本上，一個PE有2個輸入和1個輸出。因此，3端口數(shù)據(jù)寄存器必須使一個PE持續(xù)不斷地運(yùn)行，不過，為了實(shí)現(xiàn)這個功能，可以使用以下配置的單端口SRAM。
1.    SRAM為雙排內(nèi)存組成。從這2個內(nèi)存分別地讀取2個輸入數(shù)據(jù)。
2.    輸出數(shù)據(jù)同時(shí)重寫到用于讀取的數(shù)據(jù)上，這個重寫是通過一個存儲器的讀-改-寫運(yùn)算方法實(shí)現(xiàn)的。
因此，從讀到計(jì)算，再到寫的順序可以在一個時(shí)鐘周期內(nèi)完成，而且數(shù)據(jù)寄存器得以在一個小占板面積中實(shí)現(xiàn)。