高速ADC的低抖動(dòng)時(shí)鐘設(shè)計(jì)
ADC是現(xiàn)代數(shù)字解調(diào)器和軟件無線電接收機(jī)中連接模擬信號(hào)處理部分和數(shù)字信號(hào)處理部分的橋梁，其性能在很大程度上決定了接收機(jī)的整體性能。在A/D轉(zhuǎn)換過程中引入的噪聲來源較多，主要包括熱噪聲、ADC電源的紋波、參考電平的紋波、采樣時(shí)鐘抖動(dòng)引起的相位噪聲以及量化錯(cuò)誤引起的噪聲等。除由量化錯(cuò)誤引入的噪聲不可避免外，可以采取許多措施以減小到達(dá)ADC前的噪聲功率，如采用噪聲性能較好的放大器、合理的電路布局、合理設(shè)計(jì)采樣時(shí)鐘產(chǎn)生電路、合理設(shè)計(jì)ADC的供電以及采用退耦電容等。本文主要討論采樣時(shí)鐘抖動(dòng)對(duì)ADC信噪比性能的影響以及低抖動(dòng)采樣時(shí)鐘電路的設(shè)計(jì)。
(a)12位ADC理想信噪比
(b)AD9245實(shí)測(cè)信噪比
圖1 不同時(shí)鐘抖動(dòng)情形下12位ADC的信噪比示意圖
時(shí)鐘抖動(dòng)對(duì)ADC
信噪比的影響
采樣時(shí)鐘的抖動(dòng)是一個(gè)短期的、非積累性變量，表示數(shù)字信號(hào)的實(shí)際定時(shí)位置與其理想位置的時(shí)間偏差。時(shí)鐘源產(chǎn)生的抖動(dòng)會(huì)使ADC的內(nèi)部電路錯(cuò)誤地觸發(fā)采樣時(shí)間，結(jié)果造成模擬輸入信號(hào)在幅度上的誤采樣，從而惡化ADC的信噪比。
在時(shí)鐘抖動(dòng)給定時(shí)，可以利用下面的公式計(jì)算出ADC的最大信噪比：
根據(jù)公式(2)，圖1分別給出了量化位數(shù)為12-bit時(shí)不同時(shí)鐘抖動(dòng)情形下ADC理想信噪比和實(shí)測(cè)信噪比示意圖。
由圖1可以看出時(shí)鐘的抖動(dòng)對(duì)ADC信噪比性能的惡化影響是十分明顯的，相同時(shí)種抖動(dòng)情形下進(jìn)入到ADC的信號(hào)頻率越高，其性能惡化就越大，同一輸入信號(hào)頻率情形下，采樣時(shí)鐘抖動(dòng)越大，則ADC信噪比性能惡化也越大。對(duì)比圖1中兩個(gè)示意圖可以看出實(shí)測(cè)的采樣時(shí)鐘抖動(dòng)對(duì)ADC信噪比性能的影響同理論分析得到的結(jié)果是十分吻合的，這也證明了理論分析的正確性。因此，在實(shí)際應(yīng)用時(shí)不能完全依據(jù)理想的信噪比公式來選擇A/D轉(zhuǎn)換芯片，而應(yīng)該參考芯片制造商給出的實(shí)測(cè)性能曲線和所設(shè)計(jì)的采樣時(shí)鐘的抖動(dòng)性能來合理選擇適合設(shè)計(jì)需要的A/D轉(zhuǎn)換芯片，并留出一定的設(shè)計(jì)裕量。
圖2 一個(gè)實(shí)用的低抖動(dòng)時(shí)鐘產(chǎn)生電路
兩種實(shí)用的低抖動(dòng)采樣時(shí)鐘產(chǎn)生電路
時(shí)鐘抖動(dòng)的產(chǎn)生機(jī)制
直接測(cè)量時(shí)鐘抖動(dòng)是比較困難的，一般采用間接測(cè)量的方法，為此本節(jié)首先給出時(shí)鐘抖動(dòng)的產(chǎn)生機(jī)制。時(shí)鐘抖動(dòng)是由時(shí)鐘產(chǎn)生電路(一般是基于低相位噪聲壓控振蕩器的鎖相環(huán)路)內(nèi)部各種噪聲源所引起的，例如熱噪聲(主要是壓控振蕩器輸出信號(hào)的熱噪聲基底)、相位噪聲和雜散噪聲等，理論分析表明：當(dāng)所需產(chǎn)生的頻率較高時(shí)，相位噪聲和雜散噪聲對(duì)時(shí)鐘抖動(dòng)的惡化并不明顯。
一般來說，VCO輸出級(jí)放大器的熱噪聲基底可以看成有限帶寬的高斯白噪聲，其有效帶寬大約為工作頻率的兩倍。當(dāng)VCO正確地調(diào)諧到需要的輸出頻率時(shí)，噪聲基底對(duì)抖動(dòng)的影響可以用下面的公式計(jì)算：
式中f0是振蕩器的中心頻率，f表示相對(duì)于中心頻率的偏移，L(f)是在頻率偏移f處的相位噪聲(單位是dBc/Hz)。為了進(jìn)一步改進(jìn)系統(tǒng)的性能，人們往往在VCO的輸出端使用一個(gè)頻率響應(yīng)類似于帶通濾波器的功率匹配網(wǎng)絡(luò)，這對(duì)帶寬外的噪聲有一定的衰減作用。這樣，就能夠利用從0 Hz到f0區(qū)間內(nèi)的積分估算最差情況下的噪聲，該范圍以外的噪聲被大大削弱，可以忽略，因?yàn)閺?到f0范圍內(nèi)的噪聲基底是平滑的，L(f)可視為常數(shù)，于是公式(3)簡(jiǎn)化為：
故由噪聲基底引起的邊沿時(shí)鐘抖動(dòng)為：
理論上可以認(rèn)為從鎖相環(huán)路輸出信號(hào)的相位噪聲特性同VCO特性基本一致，但實(shí)際的鎖相電路會(huì)引入一定的噪聲，而VCO輸出放大器也會(huì)使產(chǎn)生的時(shí)鐘信號(hào)的相位噪聲特性變差。所以在進(jìn)行鎖相環(huán)電路的設(shè)計(jì)時(shí)，除了選擇具有較低相位噪聲的VCO外，還應(yīng)選擇具有較低噪聲系數(shù)的放大器或時(shí)鐘緩沖器，并盡量將時(shí)鐘產(chǎn)生電路與其它電路分隔開來。
基于低相位噪聲VCO的可變采樣時(shí)鐘
圖2給出了一個(gè)實(shí)用的基于低相位噪聲VCO的低抖動(dòng)可變采樣時(shí)鐘產(chǎn)生電路。
圖2中以MC145170作為時(shí)鐘產(chǎn)生環(huán)路的頻率合成器，選用Mini-Circuits公司的低相位噪聲壓控振蕩器POS-200作為
如果使用的ADC為AD9245，參照?qǐng)D1可以看出：當(dāng)ADC前端輸入信號(hào)頻率低于50MHz時(shí)，AD9245的信噪比將優(yōu)于65dB，輸入信號(hào)頻率低于100MHz時(shí)，AD9245的信噪比將優(yōu)于60dB。
基于極低相位噪聲溫度補(bǔ)償晶振的非可變采樣時(shí)鐘
在確定采樣頻率后，如果并不要求時(shí)鐘產(chǎn)生電路產(chǎn)生的時(shí)鐘可變的話，就可采用基于溫度補(bǔ)償晶振的時(shí)鐘產(chǎn)生方法。首先由公式(2)根據(jù)所需的ADC信噪比確定最大容許的時(shí)鐘抖動(dòng)，然后由公式(5)反推出最大容忍的相位噪聲基底，最后給出不同頻率偏差點(diǎn)上的相位噪聲特性并交由晶振制作工廠定制即可。這是一種最簡(jiǎn)單的時(shí)種產(chǎn)生方法，基本不需要作太多調(diào)試，但它只適合固定時(shí)鐘采樣的情況。
在利用上述兩種方法產(chǎn)生采樣時(shí)鐘時(shí)，一個(gè)值得注意的地方就是采樣時(shí)鐘電路應(yīng)盡可能與存在噪聲的數(shù)字系統(tǒng)獨(dú)立開來，在采樣時(shí)鐘的通路中也不應(yīng)該有邏輯門電路，一般來說，一個(gè)邏輯門將會(huì)產(chǎn)生幾個(gè)皮秒甚至十幾皮秒的定時(shí)抖動(dòng)。在設(shè)計(jì)時(shí)應(yīng)該把采樣時(shí)鐘產(chǎn)生電路和系統(tǒng)的數(shù)字及模擬部分分離。
結(jié)語
本文首先分析了采樣時(shí)鐘抖動(dòng)對(duì)ADC信噪比性能的影響，然后指出產(chǎn)生時(shí)種抖動(dòng)的原因，最后給出了兩種實(shí)用的采樣時(shí)鐘產(chǎn)生方案：基于低相位噪聲VCO的可變采樣時(shí)鐘及基于極低相位噪聲溫度補(bǔ)償晶振的非可變采樣時(shí)鐘的產(chǎn)生方法。
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