開放型模塊化高性價(jià)比ATS的自主研發(fā)
關(guān)鍵詞 開放型 模塊化 高性價(jià)比ATS多DSP并行處理 多功能
引 言
現(xiàn)代儀器科學(xué)與技術(shù)的核心是利用微電子技術(shù)、計(jì)算機(jī)技術(shù)、信息技術(shù)領(lǐng)域的最新研究成果來(lái)解決信息的獲取、變換、傳輸、存儲(chǔ)、處理與分析、利用。代表著測(cè)控技術(shù)與儀器行業(yè)最高水平的綜合ATS順應(yīng)時(shí)代潮流，向模塊化、智能化、多功能化、數(shù)字化、網(wǎng)絡(luò)化和標(biāo)準(zhǔn)化方向迅猛發(fā)展，數(shù)字信號(hào)處理解決方案DSPS成為數(shù)字化時(shí)代解決電子儀器開放式體系結(jié)構(gòu)OSA設(shè)汁的必要技術(shù)環(huán)節(jié)。ATS成為復(fù)雜電子設(shè)備、武器裝備、現(xiàn)代化指揮系統(tǒng)安全運(yùn)行和準(zhǔn)確操作所必需的重要支撐技術(shù)，是使裝備系統(tǒng)處于良好運(yùn)行狀態(tài)的重要保證。測(cè)試儀器的后勤支援保障作用和儀器視同裝備的觀念，已得到業(yè)界專家的認(rèn)同。而PXI／VXI／LXI等ATS又過于昂貴，因此自主研發(fā)開放型高性價(jià)比ATS具有重要的現(xiàn)實(shí)意義和廣泛的應(yīng)用價(jià)值。
1 系統(tǒng)總體設(shè)計(jì)
根據(jù)現(xiàn)實(shí)需求和潛在的未來(lái)需求，整合VXI／PXI／LXI、多DSP并行處理、FPGA／ISP、高速緩存，VI等先進(jìn)技術(shù)，按照測(cè)量、控制、通信、計(jì)算機(jī)(MC3)一體化系統(tǒng)的思路以及模塊化、總線接口標(biāo)準(zhǔn)化、通用化等電子儀器開放式體系結(jié)構(gòu)(OSA)準(zhǔn)則，本著先進(jìn)、實(shí)用、可靠和經(jīng)濟(jì)的原則，針對(duì)頻帶寬、動(dòng)態(tài)范圍大、瞬時(shí)性強(qiáng)、信號(hào)種類繁多等綜合參數(shù)動(dòng)態(tài)測(cè)試應(yīng)用背景，進(jìn)行開放型、模塊化、高性價(jià)比的ATS設(shè)計(jì)，其總體結(jié)構(gòu)如圖1所示。
ATS硬件平臺(tái)主要包括：零槽通信控制模塊，高速采集與實(shí)時(shí)處理模塊，高精度采集與實(shí)時(shí)處理模塊，大動(dòng)態(tài)范圍高精度多通道智能計(jì)數(shù)器模塊，基于MUX(Analog Mu(tipIexer)、PGA(Progranlmable-Gain Instrumentatlon Amplifier)、DCP(Digitally Controlled Potentiometer)、DAC(Digital to Analog Converter)、AMP(Amplifier)等高性能集成IC技術(shù)的大動(dòng)態(tài)范圍程控模擬前端調(diào)理(AFE)電路，以及作為ATS“神經(jīng)網(wǎng)絡(luò)”的儀器內(nèi)部總線等。
2 系統(tǒng)功能模塊設(shè)計(jì)
2.1 零槽通信控制模塊設(shè)計(jì)
如圖1所示，零槽通信控制模塊在整個(gè)系統(tǒng)中起承上啟下的橋梁作用：既是上層PC軟件直接操控的對(duì)象，接收上位PC控制命令、上傳系統(tǒng)狀態(tài)信息和測(cè)試數(shù)據(jù)；又是底層硬件的“大腦”，對(duì)內(nèi)控制各功能模塊。零槽通信控制模塊原理框圖如圖2所示，主要包括外部PC通信接口模塊(如UART、EPP、USB、Internet、IDE、ISA、PCI／PXI、FireWire、藍(lán)牙等標(biāo)準(zhǔn)PC外設(shè)接口)，內(nèi)部總線接口模塊(多DSP／MPU之間的SLC，主要有SCI、I2C、SPI、IDMA、HPI、Link、SPORT、Share-in Bus、DPRAM／FIFO數(shù)據(jù)池、網(wǎng)絡(luò)交換機(jī)等總線接口形式)和擴(kuò)展功能模塊(主要用于人機(jī)交互、基于Flash／CF卡／硬盤的ROM擴(kuò)展和基于DRAM／SDRAM的RAM擴(kuò)展)。在設(shè)計(jì)時(shí)遵循“軟硬件一體化”和“在系統(tǒng)持續(xù)升級(jí)化”的原則，以高性能DSP為主控中心、以FPGA／CPLD為編譯碼與時(shí)序邏輯控制設(shè)備，進(jìn)行開放性、模塊化設(shè)計(jì)。至于采用何種接口，要根據(jù)實(shí)際情況具體問題具體分析。
2.2高速采集與實(shí)時(shí)處理模塊設(shè)計(jì)
高速采集與實(shí)時(shí)處理模塊主要對(duì)寬帶電壓信號(hào)(如各類壓電傳感器輸出信號(hào))進(jìn)行程控調(diào)理、高速連續(xù)采集、大容量同步緩存、實(shí)時(shí)處理及同步數(shù)據(jù)傳輸?shù)取Ｈ鐖D3所示，多通道高速連續(xù)采集與實(shí)時(shí)處理模塊主要包括基于信號(hào)程控選擇(MUX)、程控放大(PGA)、程控衰減(DCP)、直流電平偏置、抗混迭濾波(LPF)以及自校正參考源(DAC)等具有白檢和自標(biāo)定功能的高精度、大動(dòng)態(tài)范圍的程控模擬前端AFE(Analog Front End)，在FPGA／ISP的控制下，可對(duì)大動(dòng)態(tài)范圍(-10～+10V)寬帶電壓信號(hào)進(jìn)行智能化精密調(diào)理，直流測(cè)暈精度達(dá)到了O．O5％FS(FullScale，滿量程)。利用DSP以及其他數(shù)字部件(MUX)，通道輸入信號(hào)可切換為內(nèi)部的DAC。用DAC產(chǎn)生特定的直流、交流標(biāo)定信號(hào)，不僅可以標(biāo)定通道的增益與零偏，而且還可自檢模擬通道的功能正確與否。由高速ADC、高性能DSP和高速緩存(FIFO一級(jí)緩存和SDRAM二級(jí)緩存)三者構(gòu)成一個(gè)靈活、緊湊的實(shí)時(shí)信號(hào)處理結(jié)構(gòu)，能夠保證DSP充分發(fā)揮高密度、實(shí)時(shí)信號(hào)處理能力(數(shù)字濾波、特征提取和測(cè)試數(shù)據(jù)實(shí)時(shí)壓縮等)，同時(shí)實(shí)現(xiàn)高速緩存、連續(xù)采樣和同步數(shù)據(jù)傳送?；赟PORT接口，本卡既可接受PC的監(jiān)控調(diào)試和通信控制，又可與其他系統(tǒng)進(jìn)行分布式同步瓦聯(lián)。通過總線接口邏輯控制FPGA／CPLD和驅(qū)動(dòng)隔離部分，可以SPORT、多SHARC DSP共享總線、HPI／IDMA、LinkPorts等方式建立起與零槽通信控制模塊的通信控制和數(shù)據(jù)交換。既可通過DSP標(biāo)準(zhǔn)JTAG口，借助商品化DSP開發(fā)器進(jìn)行PC監(jiān)控調(diào)試，又可利用DSP兩根可編程I/O引腳，輔以特定的時(shí)序控制實(shí)現(xiàn)PC-UART口監(jiān)控調(diào)試DSP，本模塊可獨(dú)立自成系統(tǒng)。
2．3 高精度采集與實(shí)時(shí)處理模塊設(shè)計(jì)
如圖4所示，多通道高精度連續(xù)采集與實(shí)時(shí)處理模塊主要包括模擬前端調(diào)理電路、高精度串行ADC、FPGA、高速緩存(SDRAM)、觸發(fā)定時(shí)控制、DSP、總線接口和PC監(jiān)控調(diào)試接口等部分。主要適用于熱電偶、應(yīng)變片、壓阻、熱電阻等傳感器初步調(diào)理的電壓信號(hào)、通用電壓信號(hào)進(jìn)行高精度程控調(diào)理和實(shí)時(shí)采集。影響采集系統(tǒng)精度的主要因素是ADC轉(zhuǎn)換位數(shù)和輸入ADC的電壓范圍。為擴(kuò)大系統(tǒng)測(cè)試動(dòng)態(tài)范圍，實(shí)現(xiàn)精密測(cè)量，除了選擇性能優(yōu)良的ADC芯片和充分抑制信號(hào)傳輸通道噪聲外，還需要將大動(dòng)態(tài)范圍的輸入電壓信號(hào)進(jìn)行程控調(diào)理，實(shí)現(xiàn)ADC最佳輸入范圍。為實(shí)現(xiàn)l～10000倍的程控增益倍數(shù)設(shè)計(jì)(微弱信號(hào))，模擬前端調(diào)理電路由一級(jí)放大(PGA)、二級(jí)放大(程控增益放大器和程控濾波器PGA＆F)部分組成。PGA可提供1、10、l00和l000倍的一級(jí)程控增益PGA＆F可提供l～16倍的二級(jí)程控增益與截止頻率為lO～150 kHz的程控濾波，DAC為8路模擬調(diào)理電路提供調(diào)零信號(hào)。利用DSP以及其他數(shù)字部件(MUX、差動(dòng)放大器。PGA等)，通道輸入信號(hào)同樣可切換為內(nèi)部的DAC。DSP同步控制大容量SDRAM(如HY57V641620)，可實(shí)現(xiàn)模塊4M字高速同步緩存；在保證采樣數(shù)據(jù)高速采集的同時(shí)，可為DSP觸發(fā)判別或?qū)崟r(shí)處理提供數(shù)據(jù)緩沖。由ADC、DSP和高速緩存SDRAM三者構(gòu)成一個(gè)靈活、緊湊的實(shí)時(shí)信號(hào)處理結(jié)構(gòu)，保證DSP發(fā)揮實(shí)時(shí)信號(hào)處理能力。FPGA主要實(shí)現(xiàn)8路高精度串行ADC(如24位)輸出數(shù)據(jù)的串／并轉(zhuǎn)換和ADC控制等?？偩€接口部分同2．2小節(jié)。
2．4 智能計(jì)數(shù)器模塊設(shè)計(jì)
圖5為基于DSP和FPGA的8通道大動(dòng)態(tài)范圍高精度智能計(jì)數(shù)器模塊原理框圖。
圖中主要包括大動(dòng)態(tài)范圍計(jì)數(shù)器模擬前端調(diào)理電路、基于DSP和FPGA的智能計(jì)數(shù)器和總線接口部分(同2．2和2．3小節(jié))，用于轉(zhuǎn)速傳感器等脈沖式傳感器測(cè)量，也可接入TTL信號(hào)直接進(jìn)行時(shí)間計(jì)數(shù)與頻率測(cè)量。計(jì)數(shù)器模擬前端調(diào)理電路包括隔直濾波、輸入阻抗匹配、限壓保護(hù)、分壓限流、高速比較以及緩沖整形等部分，可自動(dòng)將大動(dòng)態(tài)范圍(BW：l Hz～lO MHz，±50V)的周期性正弦波、三角波或鋸齒波信號(hào)調(diào)理成適合計(jì)數(shù)的標(biāo)準(zhǔn)TTL信號(hào)輸出。計(jì)數(shù)器／測(cè)頻模塊采用FPGA硬件加DSP軟件相結(jié)合，可靈活實(shí)現(xiàn)超高范圍的高性能智能計(jì)數(shù)：累加計(jì)數(shù)范圍為232-l，原則上計(jì)數(shù)器字寬不受限制；頻率測(cè)量精度可達(dá)到1×10-5；既可統(tǒng)一選擇外部閘門信號(hào)，又可程控選擇通道1～8中的任一通道作為其他通道的閘門信號(hào)。
結(jié) 語(yǔ)
基于以上設(shè)計(jì)思路，筆者自主研發(fā)的開放型、模塊化、高性價(jià)比的ATS如圖6所示。
本系統(tǒng)各個(gè)開放性、高性價(jià)比、全數(shù)字化功能模塊皆可自成體系，可對(duì)各種常用工業(yè)傳感器信號(hào)進(jìn)行大動(dòng)態(tài)范圍高精度程控調(diào)理、高速高精度連續(xù)采集和實(shí)時(shí)處理，在高端智能儀器、ATS和ATE中有著廣泛的可移植性；且易于實(shí)現(xiàn)網(wǎng)絡(luò)化升級(jí)，各功能模塊儀器總線接口擴(kuò)展為網(wǎng)絡(luò)接口、零槽通信控制卡擴(kuò)展為測(cè)控HUB、儀器總線擴(kuò)展為光纖以太網(wǎng)絡(luò)，即可滿足以測(cè)控服務(wù)器、測(cè)控HUB和探頭為基本邏輯單元，邏輯上由構(gòu)造層、連接層和儀器層構(gòu)成的網(wǎng)絡(luò)儀器開放體系結(jié)構(gòu)規(guī)范。
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