基于FPGA的通信系統(tǒng)基帶驗(yàn)證平臺的設(shè)計(jì)
關(guān)鍵詞：FPGA；基帶設(shè)計(jì)；模/數(shù)轉(zhuǎn)換器；數(shù)/模轉(zhuǎn)換器
1 引言
在通信領(lǐng)域尤其是無線通信方面，隨著技術(shù)不斷更新和新標(biāo)準(zhǔn)的發(fā)布，設(shè)計(jì)者需要一個(gè)高速通用硬件平臺來實(shí)現(xiàn)并驗(yàn)證自己的通信系統(tǒng)和相關(guān)算法。FPGA(現(xiàn)場可編程門陣列)作為一種大規(guī)模可編程邏輯器件，體系結(jié)構(gòu)和邏輯單元靈活、集成度高、適用范圍寬，并且設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、開發(fā)工具先進(jìn)并可實(shí)時(shí)在線檢驗(yàn)，廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn)。
與傳統(tǒng)的DSP(數(shù)字信號處理器)或GPP(通用處理器)相比，F(xiàn)PGA在某些信號處理任務(wù)中表現(xiàn)出非常強(qiáng)的性能，具有高吞吐率、架構(gòu)和算法靈活、并行計(jì)算、分配存儲以及動態(tài)配置等優(yōu)勢，因此非常適合用于設(shè)計(jì)驗(yàn)證高速通信系統(tǒng)的基帶處理部分。
本文提出一種基于Xilinx公司Virtex-Ⅱ系列300萬門級FPGA器件的通信系統(tǒng)基帶設(shè)計(jì)驗(yàn)證平臺,適用于高速通信系統(tǒng)基帶的原型設(shè)計(jì)和相關(guān)算法的實(shí)現(xiàn)，并已成功應(yīng)用于基于IEEE 802.1la的OFDM基帶系統(tǒng)設(shè)計(jì)。
2 系統(tǒng)平臺組成和功能
通信系統(tǒng)基帶設(shè)計(jì)驗(yàn)證平臺主要有以下組成部分：電源部分、FPGA和外圍電路、時(shí)鐘和復(fù)位電路以及模數(shù)和數(shù)模轉(zhuǎn)換電路。平臺整體框圖見圖1。
各單元模塊的功能如下：
電源部分：負(fù)責(zé)給FPGA和其他電路供電。
FPGA和外圍電路：主要由兩片300萬門級的FPGA器件構(gòu)成，配置電路用于啟動后完成對FPGA的自動配置。其他主要外圍電路還有存儲器(SRAM和SDRAM)及串口通信電路。
時(shí)鐘和復(fù)位電路：為FPGA提供系統(tǒng)時(shí)鐘和復(fù)位信號。
模數(shù)和數(shù)模轉(zhuǎn)換電路：主要是1片用于將數(shù)字信號轉(zhuǎn)換成模擬信號的ADC，以及l(fā)片將模擬信號轉(zhuǎn)換成數(shù)字信號的DAC。
整個(gè)系統(tǒng)平臺的工作原理是：兩片F(xiàn)PGA分別設(shè)計(jì)成發(fā)射機(jī)(圖l中的FPGA_TX)和接收機(jī)(圖l中的FPGA_RX)。測試向量進(jìn)入發(fā)射機(jī)后，經(jīng)過基帶編碼和調(diào)制，通過DAC轉(zhuǎn)換成基帶模擬信號。ADC及接收電路接收電纜傳輸過來的信號，將其轉(zhuǎn)換成數(shù)字信號，經(jīng)接收機(jī)解調(diào)和解碼后還原為原始數(shù)據(jù)，并與測試向量比較，獲得誤碼率等性能指標(biāo)。
3 功能單元的電路實(shí)現(xiàn)
3.1 FPGA及其配置電路
VirtexⅡ系列FPGA是Xilinx公司推出的針對高性能可編程解決方案的首款平臺級FPGA器件。Virtex-Ⅱ系列器件采用先進(jìn)的O.15 μm/0.12 μmCMOS 8層金屬混合工藝設(shè)計(jì)，內(nèi)核電壓為1.5 V，根據(jù)輸入輸出參考電壓的不同設(shè)計(jì)可支持多種接口標(biāo)準(zhǔn)，內(nèi)部時(shí)鐘頻率可達(dá)420 MHz，被認(rèn)為是高速低耗的理想設(shè)計(jì)。
Virtex-Ⅱ系列器件特性：
(1)內(nèi)部時(shí)鐘頻率可達(dá)420 MHz，輸入輸出速率可高達(dá)840MHz。
(2)內(nèi)嵌18x18專用硬件乘法電路和超前進(jìn)位邏輯鏈(Look Ahead Carry)實(shí)現(xiàn)高性能的算術(shù)處理功能。
(3)高性能的內(nèi)部存儲器Select RAM，每個(gè)塊存儲器容量為18 KB。最多提供3 MB的塊存儲資源以及1.5 MB的分布式存儲器資源。
(4)多達(dá)12個(gè)數(shù)字時(shí)鐘管理模塊(Digital Clock Manager，DCM)和16個(gè)全局時(shí)鐘多路復(fù)用緩沖器，提供了靈活的系統(tǒng)時(shí)鐘解決方案。
(5)Virtex-Ⅱ采用數(shù)控阻抗匹配技術(shù)(Digital Controlled Impedance，DCI)，可減小因阻抗匹配問題而造成的系統(tǒng)不穩(wěn)定，并減小PCB因終端匹配電阻導(dǎo)致的復(fù)雜性。
本平臺采用兩片300萬門的Virtex-Ⅱ FPGA器件，型號為XC2V3000C，從兼容性和擴(kuò)展性考慮，選用FFl152封裝，該封裝與XC2V4000/6000/8000的FPGA引腳兼容，便于系統(tǒng)升級。
Virtex-ⅡFPGA的配置信息存儲于SRAM中，掉電后配置信息丟失，上電后需要重新配置下載。Virtex-Ⅱ系列器件配置有5種模式，JTAG/Botmdarv Scan、Master Scrial、Slave Serial、Master SelectMAP、Slave SelectMAP。其中Master SelectMAP和MasterSerial需要使用Xilinx專用的PROM。
本設(shè)計(jì)采用JTAG/Boundary Scan配置模式，主要通過四個(gè)專用配置信號線完成所有配置任務(wù)。提供兩種配置方式，一是在線下載配置，通過下載電纜將FPGA的JTAG口與計(jì)算機(jī)并口相連，使用軟件完成在線下載。另一種是采用SystemACE方案，上電后，通過SystemACE控制器讀取CF存儲器中的配置文件，通過JTAG配置相連的FPGA器件。
SystemACE CompactFlash(CF)使用基于CFACompactFlash標(biāo)準(zhǔn)的存儲器，由CompactFlash存儲模塊和ACE控制器組成。ACE控制器具有內(nèi)置的控制邏輯，可以通過任何一個(gè)ACE控制器接口(CompactFlash接口、CFGJTAG接口、TESTJTAG接口和系統(tǒng)微處理器接口)對目標(biāo)FPGA鏈進(jìn)行配置。其中CompactFlash接口提供對CompactFlash存儲卡的支持。單片Virtex-ⅡFPGA所需的配置數(shù)據(jù)大小為300 Kbit-29.O Mbit，這意味著使用一個(gè)Svs-temACE CF方案可以配置超過250片最大容量的Virtex-Ⅱ系列FPGA。設(shè)計(jì)者可以根據(jù)需要靈活地改變ACE Flash的密度。
SystemACE配置示意圖如圖2所示。完成FP-GA設(shè)計(jì)后，通過軟件生成所設(shè)計(jì)的下載配置文件，通過CF卡讀寫器將文件置于CF存儲卡中。當(dāng)平臺上電后，ACE控制器讀取CF卡中的配置文件，通過JTAG鏈將數(shù)據(jù)下載到各FPGA，完成自動配置。也可以通過JTAG下載電纜連接TEST JTAG接口，直接對FPGA進(jìn)行在線配置。
3.2 時(shí)鐘電路和復(fù)位及電壓監(jiān)視電路
本平臺采用兩個(gè)相互獨(dú)立的有源晶體振蕩器提供20 MHz時(shí)鐘，分別作為接收機(jī)和發(fā)射機(jī)的時(shí)鐘源。由于板上多處地方需要20 MHz時(shí)鐘(如ADC和DAC)，而僅靠晶體振蕩器供給時(shí)鐘除導(dǎo)致驅(qū)動力較弱外，還可能會產(chǎn)生較大時(shí)鐘偏移或抖動。選用時(shí)鐘驅(qū)動器IDT74FCT38074為系統(tǒng)提供時(shí)鐘，這是一款3.3 V供電，CMOS工藝的1驅(qū)4時(shí)鐘驅(qū)動器，輸入時(shí)鐘最高為166 MHz，同時(shí)提供4路低偏移同相時(shí)鐘。通過兩片IDT74FCT38074，分別為接收機(jī)和發(fā)射機(jī)各個(gè)模塊提供精確時(shí)鐘。輸入時(shí)鐘進(jìn)入FPGA后又可以通過DCM的分頻倍頻處理，為FP-GA內(nèi)部各個(gè)功能模塊提供所需的時(shí)鐘。
在Virtex-Ⅱ器件內(nèi)部，所有DCM模塊通過時(shí)鐘多路復(fù)用器邏輯分配到器件內(nèi)部。所提供的16個(gè)全局時(shí)鐘緩沖器可實(shí)現(xiàn)16個(gè)時(shí)鐘域的控制，保證了DCM模塊的時(shí)鐘輸出具有最小的傳輸延遲(Skew)。
復(fù)位及電壓監(jiān)視電路采用MAX708SCPA，提供上電自動復(fù)位及手動復(fù)位。MAX708SCPA的PFI引腳為監(jiān)視電壓輸入端，當(dāng)PFI輸入電壓低于1.25 V時(shí)，PFO引腳輸出低電平表示電壓過低，本設(shè)計(jì)中用于監(jiān)視FPGA 1.5 V內(nèi)核電壓。開關(guān)按鈕S8提供手動復(fù)位。其電路示意圖如圖3所示。
3.3 數(shù)模和模數(shù)轉(zhuǎn)換電路
本平臺用于驗(yàn)證通信基帶系統(tǒng)，需要將發(fā)射機(jī)輸出的I路、Q路信號通過數(shù)模轉(zhuǎn)換器(DAC)轉(zhuǎn)換成模擬信號，接收機(jī)則通過模數(shù)轉(zhuǎn)換器(ADC)將接收信號轉(zhuǎn)換成數(shù)字信號。本平臺設(shè)計(jì)采用的ADC和DAC分別為ADI公司的AD9238和AD9765。
AD9238是雙通道12位ADC。速度等級分為20MS/s、40MS/s和65MS/s。功耗為180mW~600mW，適用于要求低功耗和較小PCB面積的應(yīng)用。AD9238的信噪比(SNR)為70 dB，無雜散信號動態(tài)范圍(SFDR)為85 dBc。帶有片內(nèi)寬帶差分采樣保持放大器(SHA)，允許用戶選擇多種輸入范圍和失調(diào)電壓，包括單端輸入。AD9765是雙端口、高速率、雙通道、12 bit的CMOS數(shù)模轉(zhuǎn)換器(DAC)。它集成了2個(gè)高性能的12 bit TxDAC。更新速率可達(dá)125 MS/s，無雜散信號動態(tài)范圍(SFDR)為75 dBc，O.1％的增益偏移匹配率。輸出為差分電流、滿幅度為20mA。
本設(shè)計(jì)中，AD9238工作在2Vp-p差分工作模式，采用內(nèi)部參考電壓，兩通道工作在共享電壓參考模式。輸入差分幅度為2 V。信號時(shí)鐘輸入可以采用時(shí)鐘驅(qū)動器的20MHz輸出或由FPGA提供，最高采樣率為40 MS/s。AD9238的兩通道選擇AD8138作為運(yùn)放驅(qū)動器，為ADC提供差分輸入信號。AD9765工作在雙端口模式，兩通道增益控制可分別調(diào)整，采用內(nèi)部l.2 V參考電壓。時(shí)鐘輸入也可以采用時(shí)鐘驅(qū)動器的20 MHz輸出或由FPGA提供。AD9238和AD9765與FPGA的連接示意圖分別如圖4和圖5所示。
3.4 電源電路
本系統(tǒng)正常工作需要兩種供電電壓。一種為FPGA器件的內(nèi)核電壓1.5 V；另一種為FPGA器件的輸入輸出接口電壓3.3 V，該電壓同時(shí)還用于其他器件供電。
本設(shè)計(jì)采用適合FPGA應(yīng)用的低電壓、大電流線性穩(wěn)壓器(LDO)供電方案。電源輸入采用標(biāo)準(zhǔn)的ATX電源接口，可以由ATX電源供電，其中+12 V輸入直接給風(fēng)扇供電，用于FPGA散熱。+5 V輸入通過Tl公司的TPS75533和TPS75415分別轉(zhuǎn)換為3.3 V和l.5 V電壓輸出。TPS75533是一款最低壓差可為250 mV的LDO，可提供3.3 V，5 A輸出。TPS75415可提供1.5 V，2 A輸出，其快速瞬態(tài)響應(yīng)可有效改善系統(tǒng)性能。LDO采用線性調(diào)節(jié)原理，輸出紋波很小，外圍電路簡單，只要求外接輸入和輸出電容即可工作。缺點(diǎn)是電壓轉(zhuǎn)換效率不高，發(fā)熱量大，對散熱控制方面要求較高。TPS75533采用TO-220封裝，可以通過背部散熱片有效散熱，而TPS75415采用PowerPADTM的TSSOP小封裝，在提供2W散熱功率，提高散熱性的同時(shí)節(jié)省了占用面積。
3.3 V和1.5 V電壓之間加穩(wěn)壓二極管和肖特基二極管構(gòu)成的保護(hù)電路，保證FPGA的內(nèi)核電壓與接口電壓之差在一定范圍內(nèi)，防止器件損壞。
4 OFDM基帶系統(tǒng)驗(yàn)證平臺設(shè)計(jì)
基于FPGA的通信系統(tǒng)基帶設(shè)計(jì)驗(yàn)證平臺非常適用于高速無線通信系統(tǒng)的基帶設(shè)計(jì)。采用該平臺可驗(yàn)證基于IEEE 802.1la的OFDM基帶系統(tǒng)的簡化原型設(shè)計(jì)。設(shè)計(jì)框圖如圖6所示。
經(jīng)驗(yàn)證，該平臺能實(shí)現(xiàn)OFDM原型機(jī)的發(fā)送和接收功能，并能有效驗(yàn)證同步和信道估計(jì)算法的實(shí)際性能。
5 結(jié)束語
基于FPGA的通信系統(tǒng)基帶設(shè)計(jì)驗(yàn)證平臺采用大容量、高性能的FPGA器件，為通信系統(tǒng)的基帶設(shè)計(jì)提供了一個(gè)有效的硬件實(shí)現(xiàn)平臺?；?strong>FPGA的實(shí)現(xiàn)和驗(yàn)證與計(jì)算機(jī)仿真相結(jié)合，將大大加速通信系統(tǒng)基帶部分的快速原型設(shè)計(jì)，極大地方便了對實(shí)時(shí)性和運(yùn)算量有較高要求的各類算法的驗(yàn)證。
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