ADPCM語(yǔ)音編解碼電路設(shè)計(jì)及FPGA實(shí)現(xiàn)
掃描二維碼
隨時(shí)隨地手機(jī)看文章
ADPCM算法及其編解碼器原理
ADPCM(Adaptive DifferentialPulse Code Modulation,自適應(yīng)差分脈沖編碼調(diào)制)綜合了APCM的自適應(yīng)特性和DPCM系統(tǒng)的差分特性,是一種性能較好的波形編碼。它的核心思想是:利用自適應(yīng)改變量化階的大小,即使用小的量化階去編碼小的差值,使用大的量化階去編碼大的差值,使用過(guò)去的樣本值估算下一個(gè)輸入樣本的預(yù)測(cè)值,使實(shí)際樣本值和預(yù)測(cè)值之間的差值總是最小。ADPCM記錄的量化值不是每個(gè)采樣點(diǎn)的幅值,而是該點(diǎn)的幅值與前一個(gè)采樣點(diǎn)幅值之差。
ADPCM是利用樣本與樣本之間的高度相關(guān)性和量化階自適應(yīng)來(lái)壓縮數(shù)據(jù)的一種波形編碼技術(shù)。ADPCM標(biāo)準(zhǔn)是一個(gè)代碼轉(zhuǎn)換系統(tǒng),它使用ADPCM轉(zhuǎn)換技術(shù)實(shí)現(xiàn)64Kb/s A律或u律PCM(脈沖編碼調(diào)制)速率和32Kb/s速率之間的相互轉(zhuǎn)換。ADPCM的簡(jiǎn)化框圖如圖1所示。
ADPCM編解碼器的輸入信號(hào)是G.711 PCM代碼,采樣率是8kHz,每個(gè)代碼用8位表示,因此它的數(shù)據(jù)率為64Kb/s。而ADPCM的輸出代碼是“自適應(yīng)量化器”的輸出,該輸出是用4位表示的差分信號(hào),它的采樣率仍然是8kHz,它的數(shù)據(jù)率為32Kb/s,這樣就獲得了2:1的數(shù)據(jù)壓縮。
電路的整體結(jié)構(gòu)
基于ADPCM算法,可將語(yǔ)音編解碼VLSI芯片分成編碼、解碼、存儲(chǔ)、控制和時(shí)鐘幾個(gè)模塊。編碼模塊實(shí)現(xiàn)數(shù)據(jù)壓縮功能,將輸入的PCM信號(hào)轉(zhuǎn)換成ADPCM碼,存儲(chǔ)模塊在控制模塊的作用下,保存編碼所得的ADPCM碼,解碼模塊實(shí)現(xiàn)解壓縮功能,將ADPCM碼轉(zhuǎn)換得到PCM碼;控制模塊的作用是控制其他模塊的協(xié)調(diào)工作;時(shí)鐘模塊主要實(shí)現(xiàn)對(duì)外部晶振的原始時(shí)鐘信號(hào)進(jìn)行分頻,以得到電路系統(tǒng)實(shí)際所需的時(shí)鐘信號(hào)。
電路整體結(jié)構(gòu)如圖2所示,其中En_en、En_de分別是編碼和解碼的使能信號(hào),RST則為復(fù)位信號(hào)。當(dāng)WE為“1”時(shí),RAM寫有效,而當(dāng)WE為“0”時(shí),RAM讀有效,CS為“1”時(shí),RAM可進(jìn)行寫或者讀操作。
電路設(shè)計(jì)過(guò)程
本文采用Top-down方法進(jìn)行電路設(shè)計(jì)。主要設(shè)計(jì)流程如下:首先基于Verilog HDL運(yùn)用Active-HDL進(jìn)行電路的RTL級(jí)描述和功能仿真,將經(jīng)過(guò)功能仿真正確的程序在QuartusⅡ開(kāi)發(fā)系統(tǒng)中進(jìn)行綜合和適配,接下來(lái)將得到的網(wǎng)表文件(.vo)和具有時(shí)延信息的反標(biāo)文件(.sdo)調(diào)入ModelSim SE中,并加入所選器件相應(yīng)的器件庫(kù)進(jìn)行時(shí)序仿真,時(shí)序仿真通過(guò)后,將Quartus II得到的“*.sof”文件通過(guò)JTAG配置模式下載到FPGA中進(jìn)行不可掉電的實(shí)際測(cè)試,也可將“*.pof”文件通過(guò)AS配置模式下載到FPGA中進(jìn)行可掉電的實(shí)際測(cè)試。電路系統(tǒng)的頂層程序如下。 [!--empirenews.page--]
module ADPCM_TOP(PCM_OUT,PCM_IN,RECORD,PLAY,CLK,CLK8K):
parameter ADDR_WIDTH=14;
parameter PCM_WIDTH=8;
input [PCM_WIDTH-1:0]PCM_IN;
wire [PCM_WIDTH-1:0]PCM_IN;
output [PCM_WIDTH-1;0]PCM_OUT;
wire [PCM_WIDTH-1:0]PCM_OUT;
input CLK,RECORD,PLAY;
output CLK8K;
wire [3:0]code_in,code_out;
wire en_encoder,en_decoder,re_rst,pl_rst,WE,CS,CLK_8K;
wire [ADDR_WIDTH-1:0]ADDRESS;
assign CLK8K=CLK_8K,
CLOCK—GE U0 (ClK,RECORD,CLK_8K);
encoder_new U1(PCM_INre_rst,en_encoder,CLK_8Kcode_in);
RAM U2(ADDRESS,WECS,CLK_8K,code_in,code_out);
decoder_new U3(pl_rstCLK_8K,code_out,en_decoderPCM_OUT);
controllogic U4(CS,re_rstpl_rst,en_encoder,en_decoder,WEADDRESS,RECORD,PLAYCLK_8K);
endmodule
予模塊電路設(shè)計(jì)及仿真
整個(gè)語(yǔ)音編解碼VLSI芯片包括編碼電路、解碼電路、存儲(chǔ)電路、控制電路和時(shí)鐘電路幾個(gè)部分。下面分別具體描述關(guān)鍵電路的設(shè)計(jì)。
1 編碼電路
編碼電路實(shí)現(xiàn)數(shù)據(jù)壓縮功能,將輸入的PCM信號(hào)轉(zhuǎn)換成均勻的PCM碼,然后與預(yù)測(cè)信號(hào)進(jìn)行差分,得到的差分信號(hào)經(jīng)過(guò)“自適應(yīng)量化器”進(jìn)行壓縮編碼得到ADPCM碼,ADPCM碼被返回經(jīng)過(guò)“逆自適應(yīng)量化器”以及“自適應(yīng)預(yù)測(cè)器”用來(lái)構(gòu)建下一個(gè)預(yù)測(cè)信號(hào)。編碼電路仿真波形如圖3所示,其中PCM_IN為編碼器輸入信號(hào)(PCM碼),CODE為編碼后得到的輸出信號(hào)(ADPCM碼)。
2 解碼電路
解碼電路實(shí)現(xiàn)解壓縮功能,將ADPCM碼經(jīng)過(guò)“逆自適應(yīng)量化器”得到量化差分信號(hào),量化差分信號(hào)與預(yù)測(cè)值相加得到重構(gòu)信號(hào),然后轉(zhuǎn)換成PCM碼。解碼電路仿真波形如圖4所示,其中CODE為解碼器輸入信號(hào)(ADPCM碼),PCM_OUT為解碼后得到的輸出信號(hào)(PCM碼)。與圖3中編解碼前的PCM_IN對(duì)比,可以看出解碼誤差很小。
3 其他模塊
控制電路控制其他電路模塊的協(xié)調(diào)工作,在編碼的同時(shí)使能存儲(chǔ)器寫入信號(hào),使編碼電路輸出數(shù)據(jù)可以及時(shí)存入存儲(chǔ)器,在解碼的同時(shí)使能存儲(chǔ)器讀出信號(hào),編碼和解碼不能同時(shí)進(jìn)行。時(shí)鐘電路主要實(shí)現(xiàn)對(duì)外部晶振的原始時(shí)鐘信號(hào)進(jìn)行分頻,以得到電路系統(tǒng)實(shí)際所需的時(shí)鐘信號(hào)。本系統(tǒng)采用的外部晶振固有頻率為14.318MHz,經(jīng)過(guò)分頻后可以獲得8kHz時(shí)鐘。存儲(chǔ)電路在控制電路的作用下,保存編碼所得的ADPCM碼(32Kb/s),由于只需驗(yàn)證電路的功能,所以只設(shè)定了2s的錄音存儲(chǔ)空間,即64Kb存儲(chǔ)容量。
整體電路仿真
在子模塊電路仿真正確后,對(duì)系統(tǒng)整體進(jìn)行仿真,可以得到圖5所示波形。此次仿真輸入信號(hào)PCM_IN激勵(lì)采用Testbench產(chǎn)生。在編碼使能信號(hào)RECORD為“0”時(shí),開(kāi)始編碼,RECORD跳變到“1”時(shí),編碼被屏蔽,此時(shí)解碼使能信號(hào)PLAY為“0”,開(kāi)始解碼,PLAY跳變到“1”時(shí),解碼被屏蔽。從圖中可以看出編碼前輸入信號(hào)PCM—IN的激勵(lì)和解碼后輸出PCM—OUT的響應(yīng)基本符合。由于ADPCM算法本身是有損壓縮,可以確定本電路系統(tǒng)的設(shè)計(jì)是正確可靠的。
FPGA驗(yàn)證及結(jié)論
本文基于FPGA驗(yàn)證所設(shè)計(jì)的電路。這里選用Altera公司Cyclone系列的EPIC6Q240C8器件,其內(nèi)部有90Kb的存儲(chǔ)容量,6k個(gè)邏輯單元,2個(gè)PLL。由于電路采用8kHz采樣頻率,編碼后的ADPCM碼為4位,設(shè)定錄音時(shí)間為2s,所以需要64Kb存儲(chǔ)容量:同時(shí),設(shè)計(jì)需要大約400個(gè)左右的邏輯單元。所以選用此低成本的FPGAIlp可滿足設(shè)計(jì)要求,而且基本上充分利用了內(nèi)部資源。此芯片的引腳有240個(gè),能滿足外面的引腳連接,而且價(jià)格也易于接受。
FPGA驗(yàn)證表明:電路的最大時(shí)鐘延遲為26.903ns,最高工作頻率可達(dá)37.17MHz,可以很好地再現(xiàn)被錄入的語(yǔ)音,具有較高的保真度和很好的實(shí)時(shí)性。在電子地圖、車載信息終端語(yǔ)音播報(bào)、治安報(bào)警系統(tǒng),特別是便攜式語(yǔ)音記錄裝置等方面具有較高的應(yīng)用價(jià)值。同時(shí),也指明了數(shù)字語(yǔ)音壓縮處理高效設(shè)計(jì)方法的方向。
下載文檔
