基于DDS的波形發(fā)生器設(shè)計(jì)

0 引 言
    隨著信息技術(shù)的發(fā)展及測(cè)試對(duì)象不斷豐富，現(xiàn)代電子系統(tǒng)對(duì)波形發(fā)生器也提出了更高的要求。傳統(tǒng)的模擬信號(hào)發(fā)生器已經(jīng)不能滿足客觀要求，急需能產(chǎn)生用戶定義波形的儀器。伴隨電子測(cè)量技術(shù)與計(jì)算機(jī)技術(shù)的緊密結(jié)合，一種新的信號(hào)發(fā)生器——任意波形發(fā)生器應(yīng)運(yùn)而生，它可產(chǎn)生由用戶定義的任意復(fù)雜的波形，因而具有廣闊的應(yīng)用發(fā)展前景。目前設(shè)計(jì)波形發(fā)生器的方法通常有三種：
    (1)傳統(tǒng)的直接頻率合成技術(shù)(DS)。該類(lèi)方法能實(shí)現(xiàn)快速頻率變換，具有低相位噪聲以及所有方法中最高的工作頻率。但由于采用大量的倍頻、分頻、混頻和濾波環(huán)節(jié)，導(dǎo)致其結(jié)構(gòu)復(fù)雜、體積龐大、成本昂貴，而且容易產(chǎn)生過(guò)多雜散分量。
    (2)鎖相環(huán)式頻率合成器(PLL)。該類(lèi)技術(shù)具有良好窄帶跟蹤特性，可選擇所需頻率信號(hào)，抑制雜散分量，且省去大量濾波器，有利于集成化和小型化。但由于鎖相環(huán)本身是個(gè)惰性環(huán)節(jié)，鎖定時(shí)間較長(zhǎng)，因而頻率轉(zhuǎn)換時(shí)間較長(zhǎng)，且由模擬方法合成的正弦波的參數(shù)(如幅度、頻率和相位等)都難以定量控制。
    (3)直接數(shù)字式頻率合成器(Direct Digital Fre-quency，DDS)。該類(lèi)方法具有高頻率穩(wěn)定度、高頻率分辨率以及極短的頻率轉(zhuǎn)換時(shí)間。此外，全數(shù)字化結(jié)構(gòu)便于集成，輸出相位連續(xù)，頻率、相位和幅度均可實(shí)現(xiàn)程控，而且理論上能夠?qū)崿F(xiàn)任意波形。

1 DDS基本原理和特點(diǎn)
1．1 DDS基本原理
    直接頻率合成技術(shù)實(shí)際上是通過(guò)將存儲(chǔ)的波形數(shù)據(jù)，通過(guò)特定算法，經(jīng)過(guò)高速D／A轉(zhuǎn)換器轉(zhuǎn)換成所需要模擬信號(hào)的數(shù)字合成技術(shù)。其基本原理框圖如圖1所示。

    由圖1可見(jiàn)，其主要由標(biāo)準(zhǔn)參考頻率源、相位累加器、波形存儲(chǔ)器、數(shù)／模轉(zhuǎn)換器等部分組成。其中，參考頻率源一般是一個(gè)高穩(wěn)定的晶體振蕩器，其輸出信號(hào)用于DDS中各部件同步工作。當(dāng)頻率合成器正常工作時(shí)，在標(biāo)準(zhǔn)頻率參考源的控制下(頻率控制字K決定了其相位增量)，相位累加器則不斷地對(duì)該相位增量進(jìn)行線性累加，當(dāng)相位累加器積滿量時(shí)就會(huì)產(chǎn)生一次溢出，從而完成一個(gè)周期性的動(dòng)作，即合成信號(hào)的一個(gè)頻率周期。累加器的輸出地址對(duì)波形ROM進(jìn)行尋址，從而把存儲(chǔ)在相位累加器中的抽樣值轉(zhuǎn)化成對(duì)應(yīng)的正弦波幅度序列。通過(guò)高速D／A變換把數(shù)字量變成模擬量，經(jīng)過(guò)低通濾波器進(jìn)一步平滑并濾掉帶外雜散，得到所需的波形。
1．2 DDS實(shí)現(xiàn)的正弦信號(hào)分析
    理想DDS的輸出頻譜就是指不存在相位舍入誤差、幅度量化誤差和DAC誤差時(shí)，系統(tǒng)輸出的頻譜。這時(shí)，整個(gè)DDS系統(tǒng)就相當(dāng)于理想的采樣保持電路。其輸出信號(hào)的頻譜結(jié)構(gòu)是以Sa(·)函數(shù)為包絡(luò)的一組離散譜線，如圖2(所選fc=200 MHz，fo=40 MHz)所示，只在f=nfc±fO=(n±K／2N)fc處存在離散譜線。

2 系統(tǒng)設(shè)計(jì)
    DDS芯片的選擇對(duì)于方案性能十分關(guān)鍵，除了要考慮其輸出帶寬外，還要從整個(gè)系統(tǒng)的角度出發(fā)進(jìn)行選擇。AD公司的芯片一般都具有集成DAC和時(shí)鐘可倍頻的特點(diǎn)。內(nèi)部集成DAC的方案可以使得整個(gè)系統(tǒng)的設(shè)計(jì)變得極為簡(jiǎn)便，而且也有很好的性能；可利用時(shí)鐘可倍頻的特點(diǎn)，以降低對(duì)晶振的要求。在本方案中，采用AD9854作為DDS的核心芯片，應(yīng)用AD公司的數(shù)字處理器ADSP21065作為主處理器，主要實(shí)現(xiàn)對(duì)AD9854的控制和置數(shù)。
2．1 DDS芯片——AD9854
    AD9854數(shù)字合成器是AD公司的一款高度集成的DDS器件，其內(nèi)部集成了雙48位頻率累加器，雙48位相位累加器，正余弦波形表，雙12位正交數(shù)模轉(zhuǎn)換器，雙12位數(shù)字倍增器，可編程的基準(zhǔn)時(shí)鐘倍增器以及調(diào)制和控制電路，能夠在單片機(jī)上實(shí)現(xiàn)頻率調(diào)制、相位調(diào)制，可編程的幅度調(diào)制以及I，Q兩路正交調(diào)制等多種功能。當(dāng)AD9854作為一個(gè)精確的時(shí)鐘源時(shí)，它能產(chǎn)生高穩(wěn)定度，頻率一相位一幅度均可編程的正弦和余弦輸出。其主要特點(diǎn)有：
    工作頻率高 其工作頻率高達(dá)300 MHz，其電路結(jié)構(gòu)允許產(chǎn)生頻率達(dá)到150 MHz的同時(shí)正交輸出信號(hào)。相位截?cái)嗟?7位保證了優(yōu)良的無(wú)雜散信號(hào)動(dòng)態(tài)范圍(SFDR)。
    頻率分辨率高 其創(chuàng)新的高速DDS核提供了48位的頻率分辨率(當(dāng)SYSCLK為300 MHz時(shí)有1μHz的調(diào)節(jié)分辨率)。
    可編程的基準(zhǔn)時(shí)鐘倍增器 AD9854的可編程的4×～20×的REFCLK倍增器電路在內(nèi)部從一個(gè)低頻的外部參考時(shí)鐘產(chǎn)生300 MHz的系統(tǒng)時(shí)鐘，節(jié)省了用戶的花費(fèi)，減小系統(tǒng)時(shí)鐘源的難度。
    內(nèi)部集成高性能DAC 兩個(gè)12 b／300 MHz的DAC使輸出信號(hào)的信噪比(SNR)滿足要求。
    簡(jiǎn)單的高速串、并行數(shù)據(jù)接口 并行口的數(shù)據(jù)傳輸速率達(dá)到100 MHz，串行口也有10 MHz的速度，頻率轉(zhuǎn)換時(shí)間最低能達(dá)到10 ns。
    多種工作模式 有五種可編程的工作模式：?jiǎn)我粽{(diào)模式、非斜升FSK、斜升FSK、線性調(diào)頻和BPSK，在使用中可以根據(jù)不同的需要進(jìn)行轉(zhuǎn)換。
2．2 數(shù)字信號(hào)處理器——ADSP21065
    ADSP21065采用超級(jí)哈佛總線結(jié)構(gòu)，內(nèi)部有4條獨(dú)立的總線，分別用于雙數(shù)據(jù)存取、指令存取和輸入／輸出接口，十分有效地將數(shù)字信號(hào)處理系統(tǒng)的主要功能塊集成在一片芯片上。它的主要性能特點(diǎn)有：
    主頻最高可達(dá)66 MHz；片內(nèi)O．5 MB SRAM，可以靈活地設(shè)置成16／32／40／48 b格式，用于數(shù)據(jù)／程序存儲(chǔ)；乘法器為32／40 b浮點(diǎn)輸入，40 b結(jié)果，或32 b定點(diǎn)輸入，80 b結(jié)果；ALU支持32／40 b浮點(diǎn)加減，32 b定點(diǎn)加減，允許同時(shí)求2個(gè)操作數(shù)的和／差，這對(duì)于蝶形運(yùn)算十分有利；運(yùn)算單元具有120．MFLOPS的峰值運(yùn)算能力，可以在單周期內(nèi)帶條件判斷地執(zhí)行一次乘、一次加、一次減和一次跳轉(zhuǎn)；兩個(gè)優(yōu)先權(quán)不同的定時(shí)器中斷矢量；同時(shí)16個(gè)循環(huán)尋址，同時(shí)2個(gè)位反序?qū)ぶ贰?br />[!--empirenews.page--]2．3 系統(tǒng)設(shè)計(jì)
    系統(tǒng)設(shè)計(jì)框圖如圖3所示，利用了AD9854的并行可編程模式，沒(méi)有片選信號(hào)。D7～D0為8位雙向并行可編程數(shù)據(jù)輸入端口，A5～AO為6位并行地址輸入端口。ADSP21065的WR，RD引腳分別與AD9854的RDB／CSB，WRB／SCLK引腳相連，對(duì)AD9854的讀寫(xiě)進(jìn)行控制。系統(tǒng)通過(guò)波形選擇開(kāi)關(guān)確定輸出信號(hào)的波形模式，再由CPLD控制器將波形模式傳送至AD-SP21065的FLAG引腳。然后ADSP21065通過(guò)8位數(shù)據(jù)線D7～DO將所選模式傳送至AD9854的控制寄存器，并對(duì)AD9854進(jìn)行相應(yīng)的初始化和置數(shù)。DDS的兩個(gè)頻率控制字FTW1和FTW2通過(guò)D7～D0傳送至雙48位頻率控制寄存器，確定輸出信號(hào)頻率。這樣就會(huì)在AD9854的輸出端產(chǎn)生正弦調(diào)制信號(hào)，此正弦信號(hào)是由AD9854內(nèi)部的12位D／A轉(zhuǎn)換得到的階梯信號(hào)，含有豐富的高次頻譜分量，需經(jīng)過(guò)低通濾波器，通過(guò)放大電路進(jìn)行放大獲得所需輸出信號(hào)。

3 軟件設(shè)計(jì)
    數(shù)字處理器ADSP21065有48位的超長(zhǎng)指令集(VLIW)，一條指令可以包含多個(gè)可選操作。全部指令分成四大組：計(jì)算和數(shù)據(jù)存取、程序流控制、直接數(shù)據(jù)存取以及其他類(lèi)指令。其中的計(jì)算和數(shù)據(jù)存取、程序流控制兩組指令充分利用了ADSP21065片內(nèi)多個(gè)功能單元的并行操作特性，可以同時(shí)進(jìn)行乘法、加法、減法等多個(gè)運(yùn)算，體現(xiàn)了ADSP21065超級(jí)哈佛結(jié)構(gòu)的高效特點(diǎn)。整機(jī)系統(tǒng)軟件設(shè)計(jì)采用了AD公司開(kāi)發(fā)軟件Visu-al DSP++，其提供了豐富的數(shù)據(jù)分析、處理菜單，大大提高了程序的設(shè)計(jì)效率。其總體流程圖如圖4所示。

4 結(jié) 語(yǔ)
    隨著無(wú)線通信、數(shù)字電視、衛(wèi)星定位遙控遙測(cè)技術(shù)以及精密制導(dǎo)等現(xiàn)代高技術(shù)的廣泛應(yīng)用和不斷發(fā)展，對(duì)頻率源的頻率穩(wěn)定度、頻譜純度、瀕率范圍都有更大的要求，對(duì)作為頻率源的頻率合成器的性能要求越來(lái)越高。在目前已有的各種頻率合成技術(shù)中，DDS技術(shù)以其優(yōu)越的性能得到越來(lái)越多的應(yīng)用，同時(shí)也在應(yīng)用中促進(jìn)了該技術(shù)的進(jìn)一步優(yōu)化和發(fā)展。本文介紹了一種以AD公司DDS芯片AD9854和數(shù)字處理芯片AD-SP2106為設(shè)計(jì)基礎(chǔ)的波形發(fā)生器系統(tǒng)設(shè)計(jì)方案，可以產(chǎn)生高精度、高分辨率的任意波形，給出了硬件接口電路設(shè)計(jì)以及軟件系統(tǒng)流程設(shè)計(jì)。