寬帶數(shù)字接收機的研究及實現(xiàn)

1 引言
    軟件無線電是一種基于高速、高精度A／D轉(zhuǎn)換器與高速FPGA／DSP器件，并以軟件為核心的嶄新體系結(jié)構(gòu)。受A/D轉(zhuǎn)換器制約，直接采樣處理射頻信號有一定難度，因此目前普遍采用中頻數(shù)字化方案：射頻信號首先進入接收天線，然后送入射頻前端處理。這種結(jié)構(gòu)與常規(guī)的超外差電臺的接收機類似．射頻前端的主要功能是將射頻信號下變頻為適合A／D轉(zhuǎn)換器采樣的帶寬及中心頻率適中的中頻信號，這樣大大減輕后續(xù)的 A／D轉(zhuǎn)換器采樣以及信號處理負擔。中頻信號經(jīng)帶通采樣后，再通過FPGA中的DDC以及數(shù)字信道化，進一步降低信號處理速率。使得后續(xù)數(shù)字信號處理更容易。

2 系統(tǒng)實現(xiàn)
2．1 前端高速采樣模塊
    ADC08D1000是雙通道低功耗8 bit A/D轉(zhuǎn)換器，單通道最高采樣頻率達1．3 GHz，全功率帶寬1．7 GHz，1．9 V電源供電．每個通道差分輸入。其模擬輸入包括采樣時鐘以及2路采樣信號，由于均為差分輸入，所以要通過變壓器對單端輸入的信號進行轉(zhuǎn)換。由于該A/D轉(zhuǎn)換器的輸入阻抗為100 Ω，所以差分輸出端接100 Ω電阻，將輸出阻抗轉(zhuǎn)為50 Ω差分阻抗。A/D轉(zhuǎn)換器模擬輸入電路如圖1所示。由于A/D轉(zhuǎn)換器為差分輸出，其100 Ω匹配電阻應盡量靠近FPGA引腳放置。

2．2 FPGA的信號處理單元
    FPGA選擇Altera公司的StratixII系列器件，該系列FPGA特點：采用“自適應邏輯模塊”(ALM)構(gòu)架優(yōu)化FPGA的性能及資源利用率；高速DSP模塊(最高達370 MHz)，實現(xiàn)專門的乘法、乘加運算及有限脈沖響應(FIR)濾波器；最多有16個全局時鐘，支持動態(tài)時鐘管理以降低用戶模式時的功耗；最多有12個鎖相環(huán)(PLL)。根據(jù)該設(shè)計的數(shù)據(jù)處理要求，以及估算處理所需的資源，選用EP2S90F1020C3型FPGA。
2．3 系統(tǒng)原理框圖
    A／D轉(zhuǎn)換器的采樣速度為600 MHz，A/D轉(zhuǎn)換器內(nèi)部通過DMUX輸出300 MHz奇偶兩路送至FPGA，F(xiàn)PGA內(nèi)部通過LVDS模塊轉(zhuǎn)換為單端信號，然后進行數(shù)字下變頻(DDC)處理。需注意，A／D采樣得到的數(shù)字信號為偏移二進制類型，需轉(zhuǎn)換為補碼形式，以便后續(xù)處理。[!--empirenews.page--]
    DDC后得到的基帶信號進入信道化濾波器組完成信道化處理，可得到32路子帶信號，此時每個子帶信號的速率降為300～32 MHz，從而大大減輕后續(xù)信號處理負擔。圖2是FPGA內(nèi)部處理模塊框圖。

2．3．1 數(shù)字下變頻DDC
    A／D轉(zhuǎn)換器的輸出信號為LVDS形式，進入FPGA后需轉(zhuǎn)換為單端信號。采用 Altera公司提供的模塊完成信號轉(zhuǎn)換。由于A／D轉(zhuǎn)換器采用偏移二進制，需轉(zhuǎn)換為補碼形式。數(shù)字下變頻是將高速率信號變成低速率基帶信號，以便進一步作信號處理。典型的數(shù)字下變頻采用乘法器和NCO實現(xiàn)，其缺點：A／D轉(zhuǎn)換器需在高頻下采樣數(shù)字化；當采樣速率很高時，后續(xù)數(shù)字低通濾波則成為瓶頸，特別是當濾波器階數(shù)很高時：低通濾波后抽取，這意味著有很多經(jīng)下變頻和低通濾波后的數(shù)據(jù)都未被利用，浪費大量運算結(jié)果，運算效率低。因此，這里提出一種基于多相結(jié)構(gòu)的高效寬帶數(shù)字下變頻結(jié)構(gòu)，如圖3正交變換的多相濾波實現(xiàn)圖3所示。

    具體實現(xiàn)：2倍抽取在A／D轉(zhuǎn)換器內(nèi)部通過DMUX完成，然后由符號轉(zhuǎn)換將輸人信號正負交替輸出，利用加法器實現(xiàn)，加減可控制。
    需輸出原數(shù)據(jù)時，加減控制設(shè)為加法；需輸出反相數(shù)據(jù)時，則設(shè)為減法，輸出數(shù)據(jù)為零減去原數(shù)據(jù)。FPGA實現(xiàn)如圖4所示。

2．3．2 多相信道化濾波器組
    經(jīng)下變頻得到I，O兩路信號，為得到較高的頻率分辨率，采用信道化法。該方法的基本原理是將輸入的全帶信號進行頻帶分割，即把接收到的信號頻段分解成若干個不同頻段(又稱子頻段或子信道)，然后分別處理各子段。為得到更高的頻率分辨率，各子頻段可分別再進行第2次分割、第3次分割，直到滿足頻率分辨率的要求。由于該設(shè)計的接收機工作在中頻，因此只需1次分割即可。
    假設(shè)偵察系統(tǒng)接收的中頻帶寬為300 MHz，A/D轉(zhuǎn)換器采樣速率為600 MHz，帶通采樣，無模糊帶寬為300 MHz，周期延拓后，中頻帶寬(300 MHz)落在其中的一個周期內(nèi)，因此不會產(chǎn)生頻率混疊現(xiàn)象。無模糊帶寬(300 MHz)分為32個信道，輸入分為實部和虛部。各信道帶寬是9．375 MHz(300／32)。該系統(tǒng)設(shè)計采用基于DFT多相濾波器組的信道化濾波器技術(shù)，實現(xiàn)數(shù)字信道化濾波器。由于采用預先抽取方式，降低濾波運算的運算量。而IDFT可利用FFT實現(xiàn)。因此系統(tǒng)的數(shù)據(jù)率降低，實時性能很高。[!--empirenews.page--]
    該信道化設(shè)計采用多相濾波器算法，該算法比低通濾波器組的算法更高效，且硬件實現(xiàn)簡單。其主要的運算是復濾波、復乘法和復IDFT運算。設(shè)接收機的信道數(shù) N=32，低通原型濾波器階數(shù)M=256(考慮到正交下變頻單元已濾波，等價于多相濾波器為8階)，則所需乘法數(shù)：P=N+2M+Mlog2(M)=2 592。如果采用普通的低通濾波器組方式，則所需乘法次數(shù)：P=N(M+1)=8 224?？梢?，多相濾波器算法比低通濾波器組的算法更高效。其次，DFT采用FFT實現(xiàn)，F(xiàn)FT運算的核心是蝶形運算，由復數(shù)乘法和加法組成，可以利用 Quartus提供的IP核很方便實現(xiàn)。多相濾波模塊的FPGA實現(xiàn)如圖5所示。由于累乘累加后數(shù)據(jù)產(chǎn)生冗余位，可能導致后級運算溢出，因此需在中間過程數(shù)據(jù)截位，保證適當有效數(shù)據(jù)位。

3 模塊測試
    當輸入為線性調(diào)頻信號，f0=950 MHz，帶寬B=30MHz，輸入信號及頻譜特征如圖6所示。通過Matlab產(chǎn)生測試所需的線性調(diào)頻信號，并保存為．dat文件，通過 testbench編寫、讀出．dat文件的數(shù)據(jù)作為模塊的仿真激勵。模塊輸出通過testbench寫文件的方式輸出，再通過Matlab繪圖。信道輸出如圖7，輸出信號的能量主要集中在11～13信道，頻域輸出幅值約為-3 dB，而其他通道輸出都在-40 dB以下。因此，確定門限后，可輸出這些通道的信號。

    圖7左列橫坐標為時域采樣點數(shù)，右列為頻域歸一化頻率，頻譜范圍為-150～150 MHz?？梢钥闯?，線性調(diào)頻信號經(jīng)接收機后，從各通道的輸出在時域上是順序的。依據(jù)此特征．在后續(xù)模塊中可判斷出輸入信號是線性調(diào)頻信號。可見，這種基于多相濾波器組的數(shù)字信道化算法，對于高速采樣的信號具有降速和下變頻的作用，輸入信號落在覆蓋頻帶內(nèi)，只輸出有效信號通道并進一步處理，處理帶寬大大減小，因此后續(xù)處理速度降低。

4 結(jié)束語
    提出基于FPGA的一種寬帶數(shù)字接收機的設(shè)計及實現(xiàn)方法，通過信道化的方法提出有用信號通道，輸出的有效帶寬大大減小，降低了后續(xù)信號處理的速度，因此節(jié)省了硬件資源并可獲得更好的頻域分辨率。模塊仿真測試結(jié)果表明寬帶數(shù)字接收機在FPGA上實現(xiàn)的可行性以及實用性。