基于DSP與CPLD的三相五電平變頻器PWM脈沖發(fā)生器

　　1 引言

　　近年來,多電平變換器成為電力電子研究的熱點(diǎn)之一,它主要面向中壓大功率的應(yīng)用場(chǎng)合。目前,有三種基本的多電平變換器拓?fù)浣Y(jié)構(gòu)[1]：①二極管箝位型;②飛跨電容型;③級(jí)聯(lián)型。

　　幾種拓?fù)浣Y(jié)構(gòu)各有其優(yōu)缺點(diǎn),但相對(duì)而言,級(jí)聯(lián)型多電平變頻器具有更獨(dú)特的優(yōu)點(diǎn),它的結(jié)構(gòu)如圖1所示。它無需箝位二極管和電容,易于封裝,不存在電容電壓平衡問題,可采用砜?丶際酰?員苊獗恐睪哪艿淖樅菸?盞緶貳1疚鬧饕?檣芑?讜夭ㄒ葡嗟髦品椒ǖ募讀?腿?轡宓縉獎(jiǎng)淦燈韉腜WM脈沖發(fā)生器的實(shí)現(xiàn)方法。

　　圖1 三相五電平變頻器結(jié)構(gòu)圖

　　2 載波移相SPWM技術(shù)

　　所謂移相式PWM技術(shù)就是將調(diào)制波和載波的頻率固定不變,調(diào)制波的相位也保持恒定,而只調(diào)整載波的相位,從而產(chǎn)生SPWM信號(hào)。將不同載波相位下的SPWM信號(hào)進(jìn)行線性組合,達(dá)到消除諧波、提高輸出功率的目的?？梢宰C明,當(dāng)相移 時(shí)(α為同相的各單元的載波的移相角度,N 為級(jí)聯(lián)單元個(gè)數(shù))[2],輸出諧波頻率增大到 2N 倍,更易于濾除。對(duì)于三相五電平變頻器,N=2,所以同相級(jí)聯(lián)兩單元的載波相差90度。如圖2所示,其中A11與

　　圖2三相五電平變頻器的A相

　　A14載波互差180度,A11與A21的載波互差90度,而A21與A24的載波互差180度。A1與A2串聯(lián)后的輸出電壓：

　　由(1)式可知UA不再包含2F±1次以下的諧波,僅包含2F±1以上的諧波。而當(dāng)級(jí)聯(lián)數(shù)為N時(shí),則NF±1以下的諧波均被濾去。

　　3 基于CPLD的三相五電平變頻器PWM脈沖發(fā)生器的原理

　　一個(gè)DSP只能產(chǎn)生12路PWM脈沖,而三相五電平變頻器需24路PWM脈沖,而用雙DSP輸出24路時(shí)存在同時(shí)性的問題,因而用復(fù)雜可編程邏輯器件CPLD來實(shí)現(xiàn)。當(dāng)前,復(fù)雜可編程邏輯器件CPLD在現(xiàn)代數(shù)字電路設(shè)計(jì)中已成為不可或缺的器件,CPLD內(nèi)部包含的邏輯門數(shù)從幾百至幾萬,具有可任意配置的幾百個(gè)寄存器和I/O口,并且開發(fā)周期短可靈活配置實(shí)現(xiàn)多種功能而無需改動(dòng)硬件電路。

　　如圖3為DSP與CPLD構(gòu)成的PWM脈沖發(fā)生器的控制框圖。

　　圖3 DSP與CPLD的控制框圖

　　CPLD接入DSP的時(shí)鐘CLK,以實(shí)現(xiàn)時(shí)鐘一致,dt0,dt1,dt2,dt3為DSP的四根地址線,用來選通CPLD中十二路PWM脈沖發(fā)生器的一路,int為中斷信號(hào),每隔四分之一個(gè)載波周期Tc發(fā)一次,we為DSP的寫信號(hào),只有當(dāng)we與csn(n=1～12)同時(shí)為低電平時(shí)Data才能寫入影子寄存器,其中csn為四根地址線譯碼后的輸出,如圖4所示。

　　圖4 PWM發(fā)生器原理圖

　　顯然,同一相的八個(gè)開關(guān)管只需四路載波,而處于三相同一位置的開關(guān)管其載波相同,故可共用一個(gè)基準(zhǔn)計(jì)數(shù)器。下面就圖4介紹PWM發(fā)生器的原理。圖4中的基準(zhǔn)計(jì)數(shù)器為一加減計(jì)數(shù)器,其計(jì)數(shù)總值為一個(gè)載波周期TC,而比較寄存器中為脈寬值,當(dāng)基準(zhǔn)計(jì)數(shù)器計(jì)數(shù)的值與比較寄存器相等時(shí),比較器輸出產(chǎn)生電平翻轉(zhuǎn),每當(dāng)基準(zhǔn)計(jì)數(shù)器計(jì)數(shù)到零時(shí),產(chǎn)生一個(gè)使能信號(hào)把影子寄存器中的脈寬值送入比較寄存器。由比較器輸出的原始PWM波經(jīng)死區(qū)發(fā)生器后產(chǎn)生上下橋臂互補(bǔ)的兩路PWM波。

　　4 VerilogHDL設(shè)計(jì)與仿真

　　根據(jù)圖4的原理圖,應(yīng)用VerilogHDL硬件描述語言進(jìn)行設(shè)計(jì)。本文選用Altera公司的EPF10K30A系列的CPLD,通過MAX+PLUSⅡ軟件仿真,圖5所示為A相8路PWM驅(qū)動(dòng)信號(hào)。波型表明,同一橋臂上下兩路信號(hào)在邏輯上滿足互補(bǔ)關(guān)系,并有一定的死區(qū)時(shí)間,實(shí)現(xiàn)“先斷后通”,不同橋臂之間的相位正確。

　　圖5 A相PWM仿真波形圖

　　圖6為根據(jù)上述原理,利用MATLAB/SIMULINK仿真的相電壓五電平波形,其中調(diào)制比為0.9,載波比為32。

　　圖6 相電壓五電平仿真波形

　　5 結(jié)束語

　　級(jí)聯(lián)型多電平變頻器其PWM驅(qū)動(dòng)信號(hào)很難由單一的DSP或單片機(jī)完成。本文設(shè)計(jì)的由DSP與CPLD構(gòu)成的PWM脈沖發(fā)生器較好的解決了這一問題,在級(jí)聯(lián)型多電平變頻器中有比較好的應(yīng)用前景。