基于ADSP TS201的雷達(dá)信號處理機(jī)設(shè)計

摘要：開發(fā)了一套以4片TS201和一片F(xiàn)PGA為核心的雷達(dá)信號處理系統(tǒng)。DSP僅通過鏈路口實現(xiàn)點(diǎn)對點(diǎn)通信，內(nèi)存空間獨(dú)立。系統(tǒng)僅用一副板卡即完成了雷達(dá)數(shù)據(jù)處理，使其具有硬件結(jié)構(gòu)簡單、體積小、程序易調(diào)試、整體可靠性高等特點(diǎn)，可以實現(xiàn)副瓣對消、四路信號的脈沖壓縮與動目標(biāo)檢測等功能，該系統(tǒng)已成功應(yīng)用于實際工程中。
關(guān)鍵詞：TS201；脈沖壓縮；動目標(biāo)檢測

    現(xiàn)代雷達(dá)信號處理已成為雷達(dá)功能實現(xiàn)的關(guān)鍵，本文根據(jù)某型雷達(dá)信號處理機(jī)的系統(tǒng)需要，對其硬件結(jié)構(gòu)及軟件設(shè)計做了系統(tǒng)優(yōu)化。設(shè)計了1套以4片TS201和1片F(xiàn)PGA為核心信號處理板，該系統(tǒng)僅用l副板卡即實現(xiàn)空時二維信號處理。實現(xiàn)了自適應(yīng)副瓣相消，4路脈沖壓縮與MTI／MTD，副瓣匿影和差波束測角等算法，可以完成對目標(biāo)距離，方位偏差量的測算，滿足系統(tǒng)需求。

1 系統(tǒng)組成分析
    回波信號在天線上進(jìn)行部分微波合成，形成和、差通道信號及兩路輔助天線信號，進(jìn)行IQ正交插值，1／8抽取后，形成4路待測數(shù)據(jù)，數(shù)據(jù)率共為128 MB／s。系統(tǒng)算法結(jié)構(gòu)，如圖1所示，主要由旁瓣相消模塊，數(shù)字脈壓模塊，MTD處理模塊由3部分組成。和路信號MTD(FFT-CFAR)后經(jīng)副瓣匿影若判定有目標(biāo)則再由和、差兩路數(shù)據(jù)計算方位偏差量。

    以雷達(dá)工作的低重頻模式為例，IQ數(shù)據(jù)為5 388點(diǎn)，重頻為140 Hz，考慮到一定的時間余量，4路信號的傳輸及處理必須在<6．7 ms的時間內(nèi)完成。因此系統(tǒng)的數(shù)據(jù)速率、數(shù)據(jù)量及運(yùn)算規(guī)模決定了系統(tǒng)設(shè)計必須具有以下特點(diǎn)：
    (1)具有高性能浮點(diǎn)處理芯片，可完成旁瓣相消、脈沖壓縮、相參積累、雜波圖、恒虛警處理。
    (2)內(nèi)部各處理芯片間可進(jìn)行高速數(shù)據(jù)傳遞且可外部擴(kuò)展存儲芯片，保存大量數(shù)據(jù)。
    (3)具備對外的數(shù)據(jù)接口和控制接口，并可輸出故障檢測信號。
    (4)軟件設(shè)計中必須進(jìn)行大量優(yōu)化，保證上述所有處理模塊在1個脈沖周期內(nèi)完成。[!--empirenews.page--]

2 雷達(dá)處理機(jī)實現(xiàn)
2．1 硬件平臺設(shè)計
    系統(tǒng)運(yùn)算量及時間要求，信號處理板需采用多DSP并行處理的結(jié)構(gòu)，為達(dá)到高速浮點(diǎn)處理能力、高數(shù)據(jù)吞吐率及大內(nèi)存空間的要求，DSP芯片選用ADSP-TS201，它是ADI公司最新型號的TigerSHARC架構(gòu)高性能浮點(diǎn)數(shù)字信號處理器。它具有最高達(dá)600 MHz的工作時鐘，且每周期可完成4條指令；包括雙獨(dú)立運(yùn)算模塊及用于地址計算的雙獨(dú)立整型ALU，可完全并行操作；擁有24 MB／s的片內(nèi)存儲器，內(nèi)存容量大；此外還有14路DMA控制器及外部端口、4個鏈路口，可進(jìn)行高速數(shù)據(jù)吞吐；擁有4個SDRAM控制器，可外部擴(kuò)展存儲芯片；擁有4個可編程flag引腳，可對外輸出所需標(biāo)志信號。
    多DSP設(shè)計通常有共享總線方式和鏈路口耦合方式兩種結(jié)構(gòu)。共享總線結(jié)構(gòu)的優(yōu)點(diǎn)是可以提供全局地址空間，把多DSP的地址空間映射到主機(jī)的內(nèi)存空間進(jìn)行統(tǒng)一訪問。任一DSP也可通過總線讀寫其它處理器內(nèi)存，操作方便。然而，當(dāng)多DSP間數(shù)據(jù)交換頻繁時，總線競爭往往造成數(shù)據(jù)通信的總線瓶頸，因而該方法有明顯的缺點(diǎn)。采用鏈路口耦合方式則具有明顯的優(yōu)點(diǎn)，各DSP總線獨(dú)立，擁有完全獨(dú)立的內(nèi)存空間，各DSP程序設(shè)計可完全獨(dú)立，減小了程序調(diào)試的難度。各DSP之間僅通過鏈路口無縫連接，片間連線少，降低了PCB布線難度和層數(shù)，節(jié)約了制板成本。此外，數(shù)據(jù)傳輸采用鏈路口的DMA方式并不占用DSP內(nèi)核的運(yùn)算時間，可以提高處理板的實時性能。因而采用將4片ADSP-TS201通過鏈路口兩兩互連，形成松耦合的多DSP結(jié)構(gòu)，如圖2所示。各DSP通過鏈路口可在任意兩個DSP之間進(jìn)行最高達(dá)500 MB／s的數(shù)據(jù)傳輸。

    板卡主要以4片TS201與1片F(xiàn)PGA為核心，外加Flash，SDRAM與光纖及其配置芯片協(xié)同完成數(shù)據(jù)存儲及傳輸。FPGA主要完成系統(tǒng)中與雷達(dá)匹配的時序控制，對板外的數(shù)據(jù)傳輸與對DSP的總線通信。FPGA通過兩套獨(dú)立的32位外部數(shù)據(jù)總線與DSP0和DSP1連接，采用流水協(xié)議，外部總線工作頻率為50 MHz，可以實現(xiàn)400 MB／s的數(shù)據(jù)傳輸速度，達(dá)到了系統(tǒng)可進(jìn)行高速數(shù)據(jù)傳輸?shù)囊蟆Ｏ到y(tǒng)時鐘為50 MHz，TS201經(jīng)12倍頻工作在600 MHz，單板卡的系統(tǒng)峰值處理能力可以達(dá)到14．4 Gflops，板卡運(yùn)算速度滿足了系統(tǒng)需求。

[!--empirenews.page--]
2．2 系統(tǒng)軟件設(shè)計及優(yōu)化
    系統(tǒng)算法的復(fù)雜性與計算中的動態(tài)范圍的要求，系統(tǒng)算法在DSP中軟件化設(shè)計，調(diào)試方便?；夭ń?jīng)微波合成后形成和、差路及兩路輔助通道信號，A／D采樣正交差值后形成4路數(shù)據(jù)經(jīng)光纖傳入FPGA，DSP0經(jīng)總線以DMA方式接收4路數(shù)據(jù)，并分發(fā)至其它3片DSP。各DSP單獨(dú)處理一路數(shù)據(jù)，如圖2所示，MTD后回傳至DSP1進(jìn)行副瓣匿影及門限檢測，并估算目標(biāo)方位偏差量，檢測結(jié)果由DSP1經(jīng)總線以DMA方式返還至FPGA，所有的模塊限制在1個脈沖周期內(nèi)完成，形成了圖3的軟件流程圖。

    (1)數(shù)字脈沖壓縮。
    系統(tǒng)中采用頻域方法實現(xiàn)脈沖壓縮。其基本原理是先對回波信號做FFT得其頻譜S(ω)，將S(ω)與匹配濾波器頻譜H(ω)頻域點(diǎn)乘，最后對乘積結(jié)果做IFFT即得脈壓結(jié)果Y(n)，整個過程由兩次FFT，一組頻域點(diǎn)乘，及一次IFFT運(yùn)算組成，由下式表示
    Y(n)=IFFT{FFT[s(n)]*FFT[h(n)]} (1)
    1)針對TS201芯片內(nèi)存量大的特點(diǎn)，將H(ω)直接存入DSP內(nèi)存，以H(ω)所需內(nèi)存換取了一次FFT執(zhí)行時間。2)脈沖壓縮結(jié)果是否乘以N對后續(xù)處理無實質(zhì)影響。故IFFT的實現(xiàn)省略了除以N的操作，在此基礎(chǔ)上DSP中可由兩種方法實現(xiàn)：一種是通過改變旋轉(zhuǎn)因子中正弦項的符號，調(diào)用FFT函數(shù)實現(xiàn)，運(yùn)算速度與FFT完全一致，但保存新的旋轉(zhuǎn)因子多耗費(fèi)了一倍內(nèi)存；另外一種則為實虛交換后做FFT，再實虛交換即實現(xiàn)IFF-T，該方法優(yōu)點(diǎn)是不占用新的內(nèi)存。這里在DSP程序中對第二種方法稍加改進(jìn)可使處理時間與FFT完全一致：在頻域點(diǎn)乘中結(jié)果輸出時完成第一次實虛反序不占用額外指令，稍后中可看出在MTD模塊中稍加改動可使脈壓輸出的實虛順序并不引起系統(tǒng)指令的增加。原脈沖壓縮處理時間為：經(jīng)改進(jìn)后處理時間可縮短為。內(nèi)核時鐘工作在600 MHz時，1 024，4 096，8 192點(diǎn)的頻域脈壓時間42．24μs、272．63μs、632．1μs，遠(yuǎn)小于脈沖重復(fù)后期，保證了系統(tǒng)功能的實現(xiàn)。
    (2)MTD模塊實現(xiàn)。
    相參積累技術(shù)進(jìn)一步提高了系統(tǒng)信噪比，使雷達(dá)在各種雜波背景下的目標(biāo)檢測能力提高。MTD模塊用16點(diǎn)FFT實現(xiàn)，由于設(shè)計中脈沖壓縮輸出為先虛后實，故需對時域抽取的16點(diǎn)FFT第一級蝶形運(yùn)算稍作修改，使對保存+j寄存器的操作與對保存re寄存器的操作互換，執(zhí)行時間可與原16點(diǎn)FFT完全一致。[!--empirenews.page--]
    DSP1還需處理雜波圖，正常視頻檢測，測角等，內(nèi)存消耗大，因此占用部分SDRAM空間輔助存放了8周期的脈壓結(jié)果，數(shù)據(jù)傳輸量為5388 ×2×8=86 208，數(shù)據(jù)量較大，因此MTD模塊的主要實現(xiàn)難點(diǎn)是數(shù)據(jù)傳輸時間問題。

    MTD是對同一距離單元上的脈壓數(shù)據(jù)進(jìn)行處理，因此要求在DMA傳輸?shù)倪^程中實現(xiàn)矩陣行列轉(zhuǎn)置，8個脈沖周期的數(shù)據(jù)量已經(jīng)超出了普通一維DMA傳輸方式的上限，且若在SDRAM中跳址傳輸，遭遇頻繁的跨頁尋址時會耗費(fèi)更多時間。采用二維DMA傳輸方式，通過改變TCB配置使DMA傳輸在SDRAM中連續(xù)尋址，而在DSP端接收地址自動跳變，在矩陣傳輸?shù)耐瑫r實現(xiàn)行列轉(zhuǎn)置。系統(tǒng)時鐘為50 MHz，傳輸時間為86 208／50=1．73 ms，DMA傳輸方式無需消耗內(nèi)核時鐘，占用總線時間僅為1．73 ms，滿足了傳輸時間的要求。
    經(jīng)MTD后和路信號經(jīng)副瓣匿影及門限檢測后判定有目標(biāo)，則差路信號在相同距離門上按濾波器號選取對應(yīng)多普勒通道的處理結(jié)果，按式(2)查找誤差曲線完成和差波束測角

    式中，Y△為差路信號數(shù)據(jù)；Y∑為和路信號數(shù)據(jù)；k為一常數(shù)；ε為所求方位誤差角。回波的脈壓結(jié)果，正常視頻輸出，MTD檢測結(jié)果，目標(biāo)方位角誤差角均按距離波門順序由FPGA返還至伺服系統(tǒng)，控制相控陣天線調(diào)整波束指向?qū)?zhǔn)目標(biāo)。

3 結(jié)束語
    本文以4片ADSP-TS201與1片F(xiàn)PGA為核心實現(xiàn)了信號處理系統(tǒng)。該系統(tǒng)對硬件結(jié)構(gòu)和程序流程進(jìn)行了優(yōu)化設(shè)計，單板卡完成了信號處理，系統(tǒng)硬件結(jié)構(gòu)簡單、程序易調(diào)試、整體可靠性高，對處理機(jī)的系統(tǒng)更新具有現(xiàn)實意義。