許多數(shù)字處理系統(tǒng)都會使用FPGA，原因是FPGA有大量的專用DSP以及block RAM資源，可以用于實現(xiàn)并行和流水線算法。因此，通常情況下，F(xiàn)PGA都要和高性能的ADC和DAC進行接口，比如e2v EV10AQ190低功耗四通道10-bit 1.25 Gsps ADC和EV12DS130A內(nèi)建4/2:1 MUX的低功耗12-bit 3 Gsps DAC。 通常情況下，這些轉(zhuǎn)換器的采樣率都達到了GHz的級別。對工程師團隊來說，除了混合信號電路板布局之外，理解和使用這些高性能的設備也是一個挑戰(zhàn)。
這些e2v數(shù)據(jù)轉(zhuǎn)換器具有帶寬寬、性能好的特點—數(shù)據(jù)手冊上通常稱為模擬全功率帶寬—即使是在高奈奎斯特區(qū)。(這種能力是不多見的。)正是因為有著優(yōu)異的轉(zhuǎn)換性能，才可以使用直接上轉(zhuǎn)換和下轉(zhuǎn)換，這樣可以減少部件數(shù)量、降低功耗以及節(jié)省成本。
在高頻時，奈奎斯特采樣率(每個周期兩次采樣)是無法維持的。一個例子就是使用一個2.5GHz采樣率的ADC去采樣一個3GHz全功率帶寬的模擬輸入。根據(jù)奈奎斯特準則，高于1.25GHz的信號將會被混疊回第一奈奎斯特區(qū)，這些混疊圖像是基礎信號的諧波分量，因此和非混疊信號一樣，包含了同樣的信息。
相反的，如果你在使用DAC，進行直接轉(zhuǎn)換時，你需要確定在上奈奎斯特區(qū)你想要使用的諧波。然而，對于DAC，在更高的頻率下，你需要對DAC的衰減進行SINC補償。因此，很常見的是通過仔細選擇輸入組件、阻抗平衡器、交流耦合電容以及通過設計前端模擬預濾波器等等去優(yōu)化一個ADC或者DAC，使其能在一個奈奎斯特區(qū)中工作。
奈奎斯特區(qū)和混疊，1、3和4區(qū)中顯示的是2區(qū)一個信號的鏡像，基礎信號(Fa)和諧波或者諧波含量的鏡像
可以使用下面的算法來確定諧波或者諧波含量合成頻率位置：
Fharm=N ×Ffund
IF (Fharm=Odd Nyquist Zone)
Floc=Fharm Mod Ffund
Else
Floc=Ffund-(Fharm Mod Ffund)
End
這里N是感興趣的諧波的整數(shù)。
例如，采樣率為2500MHz，基礎頻率是1807MHz，將會在第一奈奎斯特區(qū)有一個693MHz的諧波分量。
前面對頻譜做了一些解釋，另一個重要因素是這些設備和FPGA采用什么方式連接。許多高性能的數(shù)據(jù)轉(zhuǎn)換器使用一個工作在較低數(shù)據(jù)速率的多路復用器來實現(xiàn)轉(zhuǎn)換器的采樣率-一般都是下圖所示的使用FS/4或者FS/2,圖中顯示的是轉(zhuǎn)換器的數(shù)據(jù)流在4條并行的10-bit總線(A, B, C, and D)上的分布：
轉(zhuǎn)換器的數(shù)據(jù)流在4條并行的10-bit總線(A, B, C, and D)上的分布[!--empirenews.page--]
通常情況下，這些數(shù)字接口采用的是并行LVDS總線，這樣它們會占用許多的FPGA I/O管腳，但是，并行接口的延遲最小，并且由于它們使用差分信號傳遞方式，也可以降低輻射噪聲，這在高性能系統(tǒng)中是非常重要的。
收到FPGA發(fā)出的4個數(shù)據(jù)流，你可能想知道在FPGA內(nèi)部是如何處理數(shù)據(jù)的，在許多應用中，包括通信處理器和射電天文，都使用的一個常用的方法是使用組合或者分離的FFT結(jié)構(gòu)，如下面兩個圖所示：
使用4個128點的FFT流水線，加上旋轉(zhuǎn)因子和1個并行4點FFT,組合成512點的FFT
分離512點FFT,與組合FFT相反。與組合FFT不同的是，在前兩個階段，對高速輸入有一個重組的操作
因為這些真實的數(shù)據(jù)樣本，你將需要尋找一個優(yōu)化的方法以便于在FFT結(jié)構(gòu)中對這些數(shù)據(jù)進行處理，高效的、大FFT的實現(xiàn)是一個復雜的研究領域，但是在FFT之前，許多應用使用加權(quán)疊接相加(WOLA)結(jié)構(gòu)來改善頻譜泄漏。下面兩個圖顯示了使用一個矩形窗口的普通FFT和使用WOLA的FFT的行為對比：
使用普通FFT矩形窗口的相鄰信道
使用WOLA方法的相鄰信道，顯示了更少的頻譜泄漏
然后，根據(jù)應用的需求，對這些合成的FFT數(shù)據(jù)進行后處理。
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