采用SAR結(jié)構(gòu)的8通道12位ADC設(shè)計

作者：西安電子科技大學(xué) 彭新芒 楊銀堂 朱樟明

摘 要：本文設(shè)計實現(xiàn)了一個8通道12位逐次逼近型ADC。轉(zhuǎn)換器內(nèi)部集成了多路復(fù)用器、并/串轉(zhuǎn)換寄存器和復(fù)合型DAC，實現(xiàn)了數(shù)字位的串行輸出。整體電路采用HSPICE進行仿真，轉(zhuǎn)換速率為133ksps，轉(zhuǎn)換時間為7.5ms。通過低功耗設(shè)計，工作電流降低為2.8mA。芯片基于0.6mm BiCMOS工藝完成版圖設(shè)計，版圖面積為2.5×2.2mm2。
關(guān)鍵詞：逐次逼近ADC；復(fù)合結(jié)構(gòu)DAC；低功耗；BiCMOS

引言
ADC是模擬系統(tǒng)與數(shù)字系統(tǒng)接口的關(guān)鍵部件，長期以來一直被廣泛應(yīng)用于通信、軍事及消費電子等領(lǐng)域。隨著計算機和通信產(chǎn)業(yè)的迅猛發(fā)展，ADC在便攜式設(shè)備上的應(yīng)用發(fā)展迅速，正逐步向高速、高精度和低功耗的方向發(fā)展。

目前市場上占統(tǒng)治地位的ADC的類型主要包括：逐次逼近型(SAR)、S-菩?、留u?咝汀?-菩涂梢允迪趾芨叩姆直媛剩?魎?咝涂梢員Ｖず芨叩牟裳?俾剩?飭街痔逑到峁茍際俏?寺?隳持痔囟ㄐ棖蟮淖菹蚴諧《?杓頻摹?AR ADC是采樣速率低于5MSPS的中高分辨率應(yīng)用的常見結(jié)構(gòu)，由于其實質(zhì)上采用的是二進制搜索算法，內(nèi)部電路可以運行在幾MHz，采樣速率主要由逐次逼近算法確定。

本文基于上華0.6mm BiCMOS工藝設(shè)計了一個8通道12位串行輸出ADC，轉(zhuǎn)換核心電路采用逐次逼近型結(jié)構(gòu)，并在總結(jié)改進傳統(tǒng)結(jié)構(gòu)的基礎(chǔ)上，采用了電壓定標和電荷定標的復(fù)合式DAC結(jié)構(gòu)。這種“5+4+3”的分段式復(fù)合結(jié)構(gòu)不但避免了大電容引入的匹配性問題，而且由于引入了電阻，減小了電路本身的線性誤差。比較器的實現(xiàn)采用多級級聯(lián)的放大器結(jié)構(gòu)，降低了設(shè)計復(fù)雜度。最后基于CSMC 0.6mm BiCMOS工藝實現(xiàn)了整體版圖設(shè)計。

系統(tǒng)結(jié)構(gòu)
SAR ADC電路結(jié)構(gòu)主要包含五個部分：采樣保持電路、比較器、DAC、逐次逼近寄存器和邏輯控制單元。轉(zhuǎn)換中的逐次逼近是按對分原理，由控制邏輯電路完成的。其工作過程如下：啟動后，控制邏輯電路首先把逐次逼近寄存器的最高位置1，其它位置0，將其存儲到逐次逼近寄存器，然后經(jīng)數(shù)模轉(zhuǎn)換后得到一個電壓值(大小約為滿量程輸出的一半)。這個電壓值在比較器中與輸入信號進行比較，比較器的輸出反饋到DAC，并在下一次比較前對其進行修正。即輸入信號的抽樣值與DAC的初始輸出值相減，余差被比較器量化，量化值再來指導(dǎo)控制邏輯是增加還是減少DAC的輸出；然后，再次從輸入抽樣值中減去這個新的DAC輸出值。不斷重復(fù)這個過程，直至完成最后一位數(shù)字的實現(xiàn)。由此可見，這種數(shù)據(jù)的轉(zhuǎn)變始終處于邏輯控制電路的時鐘驅(qū)動之下，逐次逼近寄存器不斷進行比較和移位操作，直到完成最低有效位(LSB)的轉(zhuǎn)換。這時逐次逼近寄存器的各位值均已確定，轉(zhuǎn)換操作完成。

由于本設(shè)計針對的是串行多路通道轉(zhuǎn)換技術(shù)，所以本文在SAR ADC基本結(jié)構(gòu)的基礎(chǔ)上，在模擬輸入前端加入多路復(fù)用模塊，并在輸出后端加入并/串轉(zhuǎn)換電路。

圖1 整體結(jié)構(gòu)簡圖和輸入等效電路

為實現(xiàn)信號的快速精確轉(zhuǎn)換，SAR ADC中重要部件是采樣保持電路、比較器和DAC，等效輸入電路如圖1所示。在獲取數(shù)據(jù)期間，被選信道作為輸入給電容CHOLD充電，獲取時間結(jié)束后，T/H開關(guān)打開，電荷維持在CHOLD上作為信號樣本，與DAC中產(chǎn)生的模擬信號進行比較，將比較結(jié)果輸入并/串輸出寄存器，在三態(tài)總線控制下輸出數(shù)字位。

電路設(shè)計與實現(xiàn)
采樣/保持電路的性能高低限定了整個ADC的速度和精度，在設(shè)計中采用雙差分底板采樣技術(shù)，雙差分結(jié)構(gòu)以獲得優(yōu)良的AC性能，另外底板采樣技術(shù)的應(yīng)用也極大地減小了電荷注入、時鐘饋通以及有限帶寬所造成的誤差，優(yōu)化了整體性能。其中比較器的實現(xiàn)采用3個放大器級聯(lián)結(jié)構(gòu)，這樣不僅極大提高了增益，而且減小了比較器的設(shè)計難度，提高了電路性能。下面重點講述DAC的設(shè)計與實現(xiàn)。

SAR ADC的速度和分辨率主要受反饋電路中DAC的速度、分辨率和線性的限制，精確設(shè)計DAC是本次設(shè)計的重點和關(guān)鍵。傳統(tǒng)的SAR ADC多采用簡單的電阻分壓式或電容電荷型結(jié)構(gòu)來實現(xiàn)。電阻分壓式轉(zhuǎn)換器的優(yōu)點是只需要用到一種電阻，容易保證制造精度，即使電阻出現(xiàn)較大的誤差，也不會出現(xiàn)非單調(diào)性。但n位二進制輸入的電阻分壓式數(shù)模轉(zhuǎn)換器需要2n個分壓電阻以及同樣數(shù)量的模擬開關(guān)，所以隨著位數(shù)的增加，其所需元器件的數(shù)量會呈幾何級數(shù)增加，這是它的缺點。單獨用這種結(jié)構(gòu)來做一個DAC的情況比較少見，但是它卻在8位以下的SAR ADC中常用到。電容電荷型DAC的優(yōu)點是精度較高，但缺點是面積大，對寄生電容敏感，而且還需要兩相時鐘，增加了設(shè)計制造的復(fù)雜度。

圖2 第8通道對2.5V電壓進行轉(zhuǎn)換的輸出波形
本文設(shè)計的DAC采用復(fù)合結(jié)構(gòu)。由于本芯片是一個12位精度的ADC，要求DAC也要達到12位精度，而且對于位數(shù)較高的轉(zhuǎn)換器，從芯片面積和性能方面綜合考慮，組合結(jié)構(gòu)較單一結(jié)構(gòu)優(yōu)勢顯著。因而本文采用5+3+4復(fù)合結(jié)構(gòu)實現(xiàn)，即高5位MSB采用電容網(wǎng)絡(luò)實現(xiàn)，中間3位采用電阻網(wǎng)絡(luò)，而低4位LSB仍用電容網(wǎng)絡(luò)實現(xiàn)，這樣設(shè)計避免了不同結(jié)構(gòu)實現(xiàn)上的不足，結(jié)合了各自的優(yōu)點，較好的實現(xiàn)電路設(shè)計目標。此DAC的優(yōu)點是具有一定的單調(diào)性，因為電阻串本質(zhì)上是單調(diào)的，而且3個數(shù)字位只有一種阻值的電阻，不存在電阻失配問題。電阻串不需要預(yù)充電，轉(zhuǎn)換速度比電容陣列的轉(zhuǎn)換速度快，但芯片占用面積較大；電容網(wǎng)絡(luò)最多只需滿足5位數(shù)字位對應(yīng)的電容精度要求便可實現(xiàn)12位轉(zhuǎn)換匹配。所以在分配每段位數(shù)時，本文在芯片面積和轉(zhuǎn)換速度之間進行了折中考慮。單獨對DAC進行仿真得到其建立時間僅為12ns。

設(shè)計仿真
根據(jù)電路功能及指標要求，在Cadence環(huán)境下用Hspice對電路進行仿真。通過控制邏輯精確控制，最后實現(xiàn)12位數(shù)字的轉(zhuǎn)換結(jié)果，圖2為選擇第8通道對2.5V電壓進行轉(zhuǎn)換的輸出波形，實現(xiàn)了模擬信號到數(shù)字信號的正確轉(zhuǎn)換。12位ADC的工作溫度范圍為-55℃~125℃，仿真條件為VDD＝5.0V，VSS=0V，VREF=4.096V，VAGND=0V。最后基于CSMC 0.6mm BiCMOS工藝完成了版圖設(shè)計，面積為2.5×2.2mm2。

本文基于CSMC 0.6mm BiCMOS工藝設(shè)計實現(xiàn)了一個12位串行輸出ADC，采用電壓定標和電荷定標組合式數(shù)模轉(zhuǎn)換器技術(shù)，比較器的實現(xiàn)采用多級級聯(lián)放大器形式，通過合理的時序控制，實現(xiàn)了較好的性能，轉(zhuǎn)換速率為7.5ms，正常工作電流2.8mA，增益誤差小于2LSB，線性誤差小于1個LSB，最后版圖面積為2.5×2.2mm2，此轉(zhuǎn)換器對于消費電子、汽車電子及便攜式產(chǎn)品等方面應(yīng)用是具有較好性價比的選擇。

參考文獻：
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