基于FPGA的CMOS圖像傳感器控制時(shí)序的設(shè)計(jì)

CMOS圖像傳感器產(chǎn)生于20世紀(jì)80年代，由于當(dāng)時(shí)CMOS工藝的制造技術(shù)不高，以至于傳感器在應(yīng)用中的雜訊較大，商品化的進(jìn)程一直很慢。至今，隨著工藝的不斷提高，CMOS圖像傳感器的應(yīng)用范圍也不斷擴(kuò)大，涉及到數(shù)碼產(chǎn)品、通訊、工業(yè)，醫(yī)療等各領(lǐng)域。與CCD相比，CMOS圖像傳感器具有體積小，功耗低，成本低等特點(diǎn)。Cypress公司的CMOS圖像傳感器IBIS5-B-1300是一款高性能、大動(dòng)態(tài)范圍的圖像傳感器。圖像傳感器的正常工作需要有正確的驅(qū)動(dòng)時(shí)序信號(hào)，本文就圖像傳感器IBIS5-B-1300，給出采用VHDL語言設(shè)計(jì)的驅(qū)動(dòng)時(shí)序和仿真結(jié)果。

1 IBIS5-B-1300圖像傳感器

1.1 芯片簡(jiǎn)介

Cypress公司的IBIS5-B-1300將模擬圖像獲取、數(shù)字化和數(shù)字信號(hào)處理的功能集成在單一芯片中，是一款高性能的CMOS圖像傳感器。這款130萬像素(1 280×1 024)的 圖像傳感器可以采用SXGA或VGA格式輸出，幀頻可達(dá)27.5 f/s(1 280×1 024)或106 f/s(640×480)。

其主要特點(diǎn)如下：

(1)6.7μm的高填充因子像素單元。它可使器件的靈敏度較高，噪聲較小。

(2)高的動(dòng)態(tài)范圍(單斜率積分下為64 dB)。當(dāng)采用雙斜率積分或多斜率積分時(shí)，動(dòng)態(tài)范圍可進(jìn)一步提高。

(3)片載可調(diào)整增益和偏置的輸出放大器。它能使信號(hào)的抖動(dòng)限制在片載10 b ADC的輸入范圍之內(nèi)。

(4)片載40 MHz的10 b ADC。它可直接對(duì)輸出模擬信號(hào)進(jìn)行模/數(shù)轉(zhuǎn)換，該ADC在電氣上與圖像傳感器分離，如果需要，可選擇不經(jīng)模/數(shù)轉(zhuǎn)換而直接輸出模擬信號(hào)。

(5)隨機(jī)開窗模式和亞采樣模式。隨機(jī)開窗模式可以只對(duì)感興趣的區(qū)域進(jìn)行讀出;亞采樣模式可以很好地滿足圖像壓縮的需要。

(6)片載時(shí)序與控制邏輯序列發(fā)生器、內(nèi)部寄存器。它可使得設(shè)計(jì)者用較少的信號(hào)來控制傳感器的工作。

1.2 工作原理

IBIS5-B-1300內(nèi)部有12個(gè)寄存器，提供傳感器工作所需的參數(shù)及工作方式。對(duì)寄存器寫入的數(shù)據(jù)決定了傳感器的工作狀態(tài)。寄存器的數(shù)據(jù)寫入接口有3種：并行接口、串 行三線接口、串行兩線接口?？赏ㄟ^芯片的IF_MODE和SER_MODE管腳接不同的值來選擇不同的數(shù)據(jù)接口模式(如表1所示)。

并行接口使用16 b并行輸入來載入新的寄存器值。串行3線接口(或串轉(zhuǎn)并接口)使用串行接口將數(shù)據(jù)移入寄存器緩沖器，當(dāng)完整的數(shù)據(jù)字移入寄存器緩沖器時(shí)，數(shù)據(jù)字才 被載入當(dāng)前正在編碼的寄存器。串行2線是一個(gè)單向的接口，本文暫不做分析。

IBIS5-B-1300具有兩種快門方式：卷簾快門和同步快門，用寄存器(0000)的bitO進(jìn)行設(shè)定，“1”為卷簾快門，“0”為同步快門。時(shí)序如圖1，圖2所示。

在卷簾快門模式下，幀頻Frame period=(Nr.Lines×(RBT+Pixel Period*Nr.Pixels))。

在同步快門模式下，幀頻Frame period=“Tint”+Tread out=“TInt”+(Nr.Lines×(RBT+Pixel Period×Nr.Pixels))。其中，TInt為積分(曝光)時(shí)間;Nr.Lines為每幀讀出的行數(shù);Nr.Pixels為每行讀出的像素?cái)?shù);RBT為行空白時(shí)間(典型值為3.5 ms);Pixel Period為1/40 MHz=“25” ns。

卷簾快門中有兩個(gè)y方向的移位寄存器，一個(gè)指向正在被讀出的行，另一個(gè)指向正在被復(fù)位的行，兩個(gè)指針由同一時(shí)鐘y_clock(行時(shí)鐘)驅(qū)動(dòng)，它們之間的差值代表了光積分時(shí)間。在卷簾快門模式下，像素的讀出和復(fù)位同時(shí)進(jìn)行，每行像素的復(fù)位和讀出是順序進(jìn)行的(見圖3)。像素的積分時(shí)間可以通過寄存器INT_TIME來修改。在這種模式下，像素在不同的時(shí)刻感光，因而在采集動(dòng)態(tài)圖像時(shí)會(huì)產(chǎn)生模糊。

同步快門模式下，所有像素的光積分在同一時(shí)刻進(jìn)行的。所有像素同時(shí)被復(fù)位，在經(jīng)過光積分后，像素的值被存儲(chǔ)在每個(gè)像素的存儲(chǔ)節(jié)點(diǎn)上，然后逐行依次讀出。像素的光積分和讀出是串行的，在像素讀出時(shí)，積分被禁止，因而可以避免卷簾快門所產(chǎn)生的動(dòng)態(tài)圖像模糊的問題。此外，同步快門支持多斜率積分，可獲得比卷簾快門更高的動(dòng)態(tài)范圍。

綜上分析，在使用這款成像器芯片時(shí)，對(duì)快門方式要根據(jù)應(yīng)用的場(chǎng)合進(jìn)行選擇，在對(duì)快速運(yùn)動(dòng)的物體進(jìn)行捕獲或要求有高的動(dòng)態(tài)范圍時(shí)應(yīng)選擇同步快門;而在對(duì)圖像的幀速 率要求較高或要對(duì)圖像進(jìn)行連續(xù)采集時(shí)應(yīng)選擇卷簾快門。

2 基于FPGA的CMOS控制時(shí)序的設(shè)計(jì)

2.1 現(xiàn)場(chǎng)可編程門陣列FPGA

隨著集成電路的發(fā)展，大規(guī)?？删幊踢壿嬈骷V泛用于電路設(shè)計(jì)領(lǐng)域，它具有功耗低，可靠性高的特點(diǎn)，同時(shí)大大減小了電路板的尺寸。FPGA的內(nèi)部結(jié)構(gòu)決定了FPGA在時(shí)序設(shè)計(jì)方面的優(yōu)越性。該設(shè)計(jì)選用Xilinx公司的Spartan3系列FPGA芯片XC3$50作為硬件設(shè)計(jì)平臺(tái)。Spar-tan3基于VirtexⅡFPGA架構(gòu)，采用90 nm技術(shù)，8層金屬工藝，內(nèi)嵌硬核乘法器和數(shù)字時(shí)鐘管理模塊。從結(jié)構(gòu)上看，它將邏輯、存儲(chǔ)器、數(shù)字運(yùn)算、數(shù)字處理器、I/O以及系統(tǒng)管理資源完美地結(jié)合在一起，使之具有更高層次、更廣泛的應(yīng)用。[!--empirenews.page--]

2.2 控制時(shí)序的設(shè)計(jì)

該設(shè)計(jì)采用VHDL硬件描述語言，根據(jù)自頂向下的設(shè)計(jì)方法，將時(shí)序控制部分分為三個(gè)模塊：復(fù)位模塊、寄存器配置模塊和快門模塊。由于寄存器有兩種配置方式，快門模式也有兩種，因而后兩部分都可以再細(xì)分為兩個(gè)小模塊。三個(gè)大的模塊有嚴(yán)格的先后關(guān)系，必須在前一模塊已完成后，才可開始后一模塊。圖4顯示模塊的劃分及其關(guān)系。

復(fù)位模塊是用來產(chǎn)生圖像傳感器所需的SYS_RE_SET信號(hào)，使傳感器正常復(fù)位，內(nèi)部寄存器清零，為寄存器的配置做好準(zhǔn)備。

寄存器配置模塊是用來配置圖像傳感器內(nèi)部的12個(gè)寄存器，提供傳感器工作所需的參數(shù)和方式。其中，參數(shù)有積分時(shí)間、積分方式(單斜率或多斜率)、X序列發(fā)生器的時(shí)鐘間隔、SS序列發(fā)生器的時(shí)鐘間隔、亞采樣方式、開窗位置及大小等。

快門模塊用于產(chǎn)生傳感器工作所需的一些控制信號(hào)，針對(duì)快門方式的不同給出所需的時(shí)序控制信號(hào)。在同步快門的設(shè)計(jì)中，該設(shè)計(jì)采用單斜率積分，在此設(shè)計(jì)基礎(chǔ)上多斜率積分容易實(shí)現(xiàn)。

該設(shè)計(jì)采用VHDL對(duì)各模塊時(shí)序進(jìn)行編程。其中，快門模塊使用狀態(tài)機(jī)來實(shí)現(xiàn)各狀態(tài)之間的轉(zhuǎn)換(圖5顯示了卷簾模塊的狀態(tài)轉(zhuǎn)移圖，圖6顯示了同步快門的狀態(tài)轉(zhuǎn)移圖)。全局時(shí)鐘和ADC時(shí)鐘采用DCM即數(shù)字時(shí)鐘管理單元來實(shí)現(xiàn)。

3 實(shí)驗(yàn)結(jié)果

3.1 仿真結(jié)果

時(shí)序控制電路設(shè)計(jì)完畢后，需要對(duì)各部分進(jìn)行功能仿真、邏輯綜合以及綜合后仿真，最后對(duì)整個(gè)系統(tǒng)進(jìn)行綜合、布局布線，完成時(shí)序仿真。對(duì)各模塊編程并仿真通過后，將各模塊加載到主函數(shù)top中，采用并行的寄存器配置方式，對(duì)卷簾和同步兩種快門方式進(jìn)行仿真，在Modelsim中的仿真結(jié)果如圖7，圖8所示。

3.2 成像結(jié)果

將此驅(qū)動(dòng)時(shí)序應(yīng)用于相機(jī)系統(tǒng)，在全幀輸出模式(1 280×1 024)下，對(duì)鑒別率靶和靜物進(jìn)行拍攝，實(shí)驗(yàn)結(jié)果如圖9，圖10所示。由所拍攝結(jié)果可以看出，圖像清晰穩(wěn)定，無明顯變形，CMOS圖像傳感器滿足了成像的需求。

4 結(jié)語

圖像傳感器驅(qū)動(dòng)時(shí)序的正確與否對(duì)其能否正常工作起著決定性的作用。本文在分析CMOS圖像傳感器IBIS5-B-1300工作時(shí)序的基礎(chǔ)上，設(shè)計(jì)了兩種寄存器配置方案和兩種快門方式，并用FPGA內(nèi)嵌的數(shù)字時(shí)鐘管理單元(DCM)完成了系統(tǒng)時(shí)鐘和ACD時(shí)鐘的設(shè)計(jì)。實(shí)驗(yàn)結(jié)果表明，所設(shè)計(jì)的驅(qū)動(dòng)時(shí)序可以滿足該圖像傳感器的驅(qū)動(dòng)要求。