FPGA實(shí)現(xiàn)CAN總線通信節(jié)點(diǎn)設(shè)計(jì)

在項(xiàng)目的特殊環(huán)境要求下， CAN總線通信要求使用FPGA作為系統(tǒng)中的主控制器， 較之傳統(tǒng)設(shè)計(jì)使用的單片機(jī)， FPGA能夠在速度和體積上有更好的適應(yīng)性。FPGA 一方面減少了電路板的復(fù)雜程度， 縮短了實(shí)現(xiàn)周期; 另一方面， 其豐富的資源、超高的性能和靈活的可編程性， 提高了整個設(shè)備的可靠性， 大大增強(qiáng)了電路板設(shè)計(jì)的靈活性和可擴(kuò)展性。文中通過設(shè)計(jì)FPGA 的接口電路， 并利用Verilog語言來編程實(shí)現(xiàn)CAN節(jié)點(diǎn)之間的通信功能。

1 CAN 接口硬件設(shè)計(jì)

1.1 CAN 節(jié)點(diǎn)的系統(tǒng)構(gòu)成

一般來說， 每個CAN 模塊能夠被分成3 個不同的功能塊，其結(jié)構(gòu)如圖1所示。CAN總線收發(fā)器提供CAN協(xié)議控制器與物理總線之間的接口， 控制從CAN 控制器到總線物理層或相反的邏輯電平信號。它的性能決定了總線接口、總線終端、總線長度和節(jié)點(diǎn)數(shù)， 是影響整個總線網(wǎng)絡(luò)通信性能的關(guān)鍵因素之一。CAN 控制器執(zhí)行在CAN 規(guī)范里規(guī)定的完整的CAN 協(xié)議， 它通常用于報文緩沖和驗(yàn)收濾波， 對外具有與主控制器和總線收發(fā)器的接口。主控制器負(fù)責(zé)執(zhí)行應(yīng)用的功能， 例如控制命令的發(fā)送、讀傳感器和處理人機(jī)接口等。它通過對CAN 控制器進(jìn)行編程， 來控制CAN 總線的工作方式和工作狀態(tài)， 以及進(jìn)行數(shù)據(jù)的發(fā)送和接收。

圖1 CAN 模塊系統(tǒng)構(gòu)成

1.2 接口電路設(shè)計(jì)

接口電路如圖2所示。SJA1000的AD0~ AD7地址數(shù)據(jù)復(fù)用端口、ALE地址鎖存端口、RD、WR、片選CS端口均通過轉(zhuǎn)換芯片與FPGA的I /O口相連。SJA1000 的中斷輸出信號INT連入FPGA, 使CAN通信可以采用中斷或查詢方式。RST 端口的電路實(shí)現(xiàn)SJA1000的上電自動復(fù)位功能。MODE 模式選擇端接+ 5 V, 設(shè)置SJA1000控制器為Intel模式。SJA1000 的時鐘晶振采用16MH z, 頻率調(diào)整電容取15 pF. R16為終端電阻，設(shè)計(jì)中取120Ω。 CAN 驅(qū)動器PCA82C250 的RS腳為工作模式選擇位， 接地工作于高速模式， 接高工作于待機(jī)模式。系統(tǒng)通過電阻R14將芯片設(shè)定于斜率控制模式， 電阻值為47 kΩ , 這時CAN 總線應(yīng)工作于低速模式， 可提高CAN 總線抵抗射頻干擾的能力。在這種情況下， 可直接使用非屏蔽雙絞線作為總線。

設(shè)計(jì)中有2點(diǎn)需要特別注意： 第一點(diǎn)是FPGA 并沒有與SJA1000直接相連。這是因?yàn)閷τ谠O(shè)計(jì)選取的FPGAXCV600, 其接口電平不支持5 V TTL的I/O 標(biāo)準(zhǔn)， 如果與5 VI/O標(biāo)準(zhǔn)的SJA1000直接相連， 將可能導(dǎo)致FPGA 管腳電流過大， 造成器件鎖死或者燒毀。為此采用雙向總線收發(fā)器74ALVC164245, 把SJA1000的5 V TTL電平信號AD0 ~ AD7、

、ALE 轉(zhuǎn)換成3.3 V I/O 標(biāo)準(zhǔn)信號， 連接到FPGA 的引腳上。74ALVC164245 有2個8位電平轉(zhuǎn)換端口， 可獨(dú)立操作。其中電平信號AD0~ AD7必須按順序連接在總線收發(fā)器的一個8位端口上， 不可以分開。第二點(diǎn)是： 在CAN 控制器與收發(fā)器之間不采用光電隔離。這是因?yàn)樵黾庸怆姼綦x雖然能增強(qiáng)系統(tǒng)的抗干擾能力， 但也會增加CAN 總線有效回路信號的傳輸延遲時間， 導(dǎo)致通信速率或距離減少。82C250等型號的CAN 收發(fā)器本身具備瞬間抗干擾、降低射頻干擾( RFI)以及實(shí)現(xiàn)熱防護(hù)的能力， 它具有的電流限制電路還提供了對總線的進(jìn)一步保護(hù)功能。如果現(xiàn)場傳輸距離近、電磁干擾小， 可以不采用光電隔離， 以使系統(tǒng)達(dá)到最大的通信速率或距離。

圖2 接口電路

2 系統(tǒng)軟件設(shè)計(jì)

2.1 設(shè)計(jì)流程

FPGA對CAN 總線通訊模塊的控制主要包括3 部分： CAN總線節(jié)點(diǎn)初始化、報文發(fā)送和報文接收。由于通訊模塊對接收數(shù)據(jù)的實(shí)時性要求并不是很高， 因此CAN 總線的數(shù)據(jù)接收和發(fā)送采用查詢方式。

2.1.1 初始化過程

系統(tǒng)上電后首先對82C250 和S JA1000 進(jìn)行初始化， 以確定工作主頻、波特率、輸出特性等。SJA1000的初始化只有在復(fù)位模式下才可以進(jìn)行， 初始化主要包括工作方式的設(shè)置、驗(yàn)收濾波方式的設(shè)置、驗(yàn)收屏蔽寄存器( AMR )和驗(yàn)收代碼寄存器( ACR)的設(shè)置、波特率參數(shù)設(shè)置和中斷允許寄存器( IER) 的設(shè)置等。在完成SJA1000 的初始化設(shè)置以后， SJA1000 就可以回到工作狀態(tài)， 進(jìn)行正常的通信任務(wù)。設(shè)計(jì)中使SJA1000工作在PeliCan的方式下。

2.1.2 發(fā)送過程

發(fā)送時， 用戶只需將待發(fā)送的數(shù)據(jù)按特定的格式組合成一幀報文， 送入SJA1000發(fā)送緩沖區(qū)中， 然后啟動SJA1000發(fā)送即可。當(dāng)然， 在往SJA1000 發(fā)送緩存區(qū)送報文之前， 必須先判斷發(fā)送緩沖區(qū)是否鎖定， 如果鎖定則等待; 判斷上次發(fā)送是否完成， 未完成則等待發(fā)送完成。FPGA 通過SJA1000 向CAN 總線進(jìn)行數(shù)據(jù)發(fā)送的流程圖如圖3所示。

圖3 發(fā)送數(shù)據(jù)流程圖

2.1.3 接收過程

接收子程序負(fù)責(zé)節(jié)點(diǎn)報文的接收以及其他情況處理。接收子程序比發(fā)送子程序要復(fù)雜一些， 因?yàn)樵谔幚斫邮請笪牡倪^程中， 同時要對諸如總線關(guān)閉、錯誤報警、接收溢出等情況進(jìn)行處理。只有在總線正常， 沒有錯誤報警， 并且接收緩沖區(qū)中有新報文， 才開始進(jìn)行數(shù)據(jù)接收操作。對接收緩沖區(qū)的數(shù)據(jù)讀取完畢后釋放CAN接收緩沖區(qū)。FPGA 通過SJA1000接收CAN總線上的數(shù)據(jù)流程圖如圖4所示。

圖4 接收數(shù)據(jù)流程圖

2.2 FPGA 頂層模塊設(shè)計(jì)

FPGA頂層的模塊設(shè)計(jì)如圖5 所示。其中c lkdiv 模塊是將輸入的50MH z時鐘clock十分頻后作為模塊基準(zhǔn)時鐘。SJACTROL模塊是控制總線通信的主模塊， 而R&W 模塊則是根據(jù)主模塊的信號生成SJA1000所需要的讀寫時序信號。SJACTROL模塊通過start和isw r兩個信號通知R&W 模塊是否要進(jìn)行讀或?qū)懣偩€操作。若是寫操作， 則將地址和數(shù)據(jù)通過Addrout和Dataout傳遞給R&W, R&W 將負(fù)責(zé)把數(shù)據(jù)準(zhǔn)確地送到S JA1000的數(shù)據(jù)地址復(fù)用總線ADDR, 并驅(qū)動SJA1000接收數(shù)據(jù)， 在寫操作完成后發(fā)送w riteover信號通知SJACTROL寫操作完成。讀操作時R&W根據(jù)SJACTOL送來的地址， 從SJA1000的數(shù)據(jù)總線上讀取數(shù)據(jù)， 并將得到的數(shù)據(jù)通過Datasave 總線返回給SJACTROL。[!--empirenews.page--]

圖5 頂層模塊設(shè)計(jì)

SJACTROL的狀態(tài)機(jī)通過5個狀態(tài)的轉(zhuǎn)換來實(shí)現(xiàn)控制： 空閑狀態(tài)、初始化狀態(tài)、查詢狀態(tài)、讀狀態(tài)、寫狀態(tài)。R&W 則是按照SJA1000的芯片數(shù)據(jù)手冊進(jìn)行時序邏輯設(shè)計(jì)。在編寫模塊時， 需注意雙向總線的編寫技巧。雙向口最好在頂層定義， 否則模塊綜合的時候容易出錯。

3仿真結(jié)果

FPGA中利用Verilog 編程產(chǎn)生SJA1000的片選信號CS, 地址鎖存信號ALE, 讀寫信號RD、WR.這些控制信號共同驅(qū)動SJA1000進(jìn)行數(shù)據(jù)接收和發(fā)送。設(shè)計(jì)選取的是v irtex系列的芯片， 邏輯開發(fā)在ISE 平臺上進(jìn)行。在FPGA 的調(diào)試階段， 使用xilinx的應(yīng)用軟件 ChipScope pro( 在線邏輯分析儀) 來在線觀察FPGA設(shè)計(jì)內(nèi)部信號的波形， 它比傳統(tǒng)的邏輯分析儀更方便。圖6為在線進(jìn)行數(shù)據(jù)傳送接收時的實(shí)際波形。

圖6SJA1000接收和發(fā)送數(shù)據(jù)的時序仿真

4 結(jié)束語

實(shí)現(xiàn)了CAN 總線的通信功能， 系統(tǒng)工作狀態(tài)良好。實(shí)踐證明CAN 通信節(jié)點(diǎn)采用FPGA作為核心控制單元， 與傳統(tǒng)的單片機(jī)設(shè)計(jì)相比， 更加靈活并且擴(kuò)展性更強(qiáng)。