后摩爾定律時代，SoC設(shè)計者應關(guān)注的新方向

隨著摩爾定律的失效以及20nm、16nm和14nm工藝變得越來越昂貴，系統(tǒng)級芯片(SoC)的成本下降必須在更加成熟的工藝和既定的方法條件下進行設(shè)計創(chuàng)新才能實現(xiàn)。由于縮放到更小尺寸不會產(chǎn)生像過去那樣促進半導體行業(yè)發(fā)展的相同的經(jīng)濟或技術(shù)利益，現(xiàn)在是時候考慮有什么別的可能來保持業(yè)務的增長和技術(shù)的創(chuàng)新了。

隨著摩爾定律的失效以及20nm、16nm和14nm工藝變得越來越昂貴，系統(tǒng)級芯片(SoC)的成本下降必須在更加成熟的工藝和既定的方法條件下進行設(shè)計創(chuàng)新才能實現(xiàn)。公司期望能夠通過率先推出普通產(chǎn)品、然后依靠使用更小工藝制造第二個更高性能版本來贏利的時代已經(jīng)一去不復返了。

每一個設(shè)計小組都知道在以下方面實現(xiàn)質(zhì)量改進的價值：更小的裸片尺寸;更高的帶寬;更低的功耗;更高的生產(chǎn)率;靈活的服務質(zhì)量。

然而，當下SoC設(shè)計的現(xiàn)實迫切要求我們盡快重新評估成熟的半導體工藝以實現(xiàn)更高的效率，進而實現(xiàn)更低的成本、更高的性能和更短的上市時間。由于縮放到更小尺寸不會產(chǎn)生像過去那樣促進半導體行業(yè)發(fā)展的相同的經(jīng)濟或技術(shù)利益，現(xiàn)在是時候考慮有什么別的可能來保持業(yè)務的增長和技術(shù)的創(chuàng)新了。

總之，現(xiàn)在半導體行業(yè)需要更加關(guān)注優(yōu)化芯片的初始設(shè)計，而不是寄希望于未來工藝節(jié)點縮小來滿足成本、性能和功耗目標要求。

隨著摩爾定律的失效，SoC公司應該尋找新的方法來優(yōu)化設(shè)計工藝。下圖展示了半導體行業(yè)面臨的縮放挑戰(zhàn)。

圖1：半導體行業(yè)面臨的縮放挑戰(zhàn)。

更好的SoC設(shè)計

下面是一個更好的SoC設(shè)計以及一個更好的SoC設(shè)計工藝能夠帶來的一些定量好處。如果28nm工藝節(jié)點硅片面積的平均價格是每平方毫米大約10美分，那么裸片尺寸即使減小3至4平方毫米也能節(jié)省數(shù)百萬美元。對于大批量產(chǎn)品來說，減小這個尺寸是可能的，目前正在為無工廠創(chuàng)新企業(yè)提供比競爭對手更有意義的經(jīng)濟優(yōu)勢。設(shè)計師還在嘗試減少多達一半的走線和互連門。

芯片內(nèi)更高帶寬的連接可以提供更高的性能。1.6GHz以上的片上鏈路縮放可以改善工作在600MHz的子系統(tǒng)性能，并提高多媒體數(shù)據(jù)流的服務質(zhì)量(QoS)。

更低的互連功耗最多可以將總的芯片功耗減少0.7mW，從而顯著延長移動設(shè)備兩次電池充電所需的時間間隔。雖然處理器和GPU功耗使互連功耗相形見絀，但它們只工作很短的一段時間。因此以互連功耗為代表的系統(tǒng)空閑功耗占系統(tǒng)功耗的主要部分。

生產(chǎn)率：在SoC設(shè)計領(lǐng)域中時間就是金錢。由100個人組成的軟硬件小組每年的成本約為2400萬美元，或每個月200萬美元。如果某項設(shè)計工藝優(yōu)化可以縮短30至35天交貨，那么這個小組就可以節(jié)省200萬美元以上的工程成本，并且還能比競爭對手更快上市。

上市時間：如果有方法能夠?qū)㈤_發(fā)周期縮短二至三個月，那么大多數(shù)設(shè)計小組都會對這種方法特別感興趣的。許多無工廠公司已經(jīng)通過加快上市時間節(jié)省了400萬至600萬美元的成本。

初始設(shè)計：不再是每兩年或每16個月生產(chǎn)一種SoC，現(xiàn)在可以每5至8個月提供某個主設(shè)計的派生品。大多數(shù)公司在設(shè)計周期后期都因為布線擁塞和布局布線問題而糾結(jié)于互連。然而，如果這些延時可以縮短甚至取消，那么無工廠公司就能提供更多的產(chǎn)品以服務多個市場。

如何快速改進SoC設(shè)計工藝

所有這些改進都發(fā)生在當下，從這些深厚市場和性能優(yōu)勢獲益的小組開始放棄他們老的互連設(shè)計方法，轉(zhuǎn)而采用網(wǎng)絡(luò)芯片(NoC)互連IP。

對SoC設(shè)計的互連部分而言，一般有三種選擇：繼續(xù)內(nèi)部努力;由分層總線和可配置交叉矩陣組成的互連IP;網(wǎng)絡(luò)芯片(NoC)技術(shù)。

雖然SoC設(shè)計中越來越多的內(nèi)容來自第三方IP提供商，但互連矩陣IP是仍處于過渡時期的一個領(lǐng)域。內(nèi)部努力不可避免會半途而廢，因為IP內(nèi)容在不斷增加，被分配了互連開發(fā)任務的設(shè)計小組無法跟上最新的變化和越來越大的復雜性。

由分層總線和可配置交叉矩陣組成的互連IP也在努力緊跟IP集成趨勢，過去的40nm時代芯片通常有15個IP內(nèi)核，而現(xiàn)在的28nm設(shè)計中會包含40個甚至更多個來自多家供應商的IP模塊。

設(shè)計師應該評估能夠驅(qū)動最高產(chǎn)品質(zhì)量的互連技術(shù)。更低的產(chǎn)品成本和靈活的硬件架構(gòu)應該享有同樣高的優(yōu)選等級。NoC IP最有資格用來同時提高產(chǎn)品質(zhì)量和生產(chǎn)率。

如果SoC總體目標是要提高良率和質(zhì)量，降低成本，那就好好考慮一下NoC互連IP可以提供而競爭性解決方案不能提供的優(yōu)勢：IP靈活性;工具自動化;建模輸出;版圖友好的建模輸出;基于UVM方法的驗證;自動測試平臺生成;不同協(xié)議的支持;FPGA模擬映射;改進的市場響應能力。

世界上最復雜的一些SoC包括移動應用處理器和數(shù)字基帶調(diào)制解調(diào)器，它們都集成了NoC技術(shù)，并作為SoC骨干互連矩陣使用。上述改進都是 Arteris公司客戶努力得到的真實數(shù)字。使用NoC互連技術(shù)帶來的優(yōu)化能力可以幫助這些公司提高芯片性能、降低芯片成本，從而提供明顯的市場優(yōu)勢。

Arteris 公司從2006年開始就提供基于數(shù)據(jù)包的NoC互連IP解決方案了，在經(jīng)過160多個初始設(shè)計、85個出帶和50個電子系統(tǒng)中的產(chǎn)品化SoC之后，公司已經(jīng)積累了相當豐富的經(jīng)驗。高效的NoC互連必須具有上述完整的性能和功能集，使SoC設(shè)計在質(zhì)量、性能和生產(chǎn)率方面真正受益。

任何設(shè)計的互連部分都不應被視為普通商品：它是SoC的骨干，連接著SoC上的所有IP功能。當高效的NoC互連帶給SoC的所有好處加在一起時，很顯然性能和成本方面的收益可達數(shù)千萬到數(shù)億美元，具體取決于SoC的復雜性、SoC規(guī)格目標、項目數(shù)量和生產(chǎn)量。