VERTIGO (IST 033709)嵌入式系統(tǒng)設計驗證平臺

中國，2007年2月1日 – 代號為VERTIGO(嵌入式系統(tǒng)設計驗證平臺)的戰(zhàn)略目標研究項目致力于確保歐洲電子工業(yè)在嵌入式系統(tǒng)領(lǐng)域繼續(xù)保持競爭優(yōu)勢。該項目是由歐盟委員會在歐盟第六期研究框架計劃的信息社會科技(IST)領(lǐng)域內(nèi)發(fā)起的，該項目整合了意法半導體、Aerielogic、TransEDA以及四所歐洲大學的優(yōu)勢互補性專業(yè)技術(shù);意法半導體是世界最大的半導體制造商之一，并是系統(tǒng)芯片(SoC)技術(shù)的領(lǐng)導者，Aerielogic和TransEDA是設計驗證工具的專業(yè)廠商;四所大學分別是Link　pings (瑞典), Southampton (英國), Tallinn (Estonia)和Verona (意大利)。這個項目的目標是針對以可配置平臺為核心的嵌入式設計，開發(fā)一個加強架構(gòu)的建模、集成和驗證的系統(tǒng)方法。

嵌入式系統(tǒng)是含有至少一個處理器及其相關(guān)的存儲器以及執(zhí)行特殊功能的外設的復雜電路。這些功能包括系統(tǒng)通過協(xié)議(USB或CAN)與外界通信的功能。PC用戶可以隨時選擇安裝和運行何種程序，與PC機不同的是，嵌入式系統(tǒng)執(zhí)行一套特殊的任務。因此，嵌入式系統(tǒng)包括系統(tǒng)的所有軟硬件。嵌入式系統(tǒng)的實例有很多，從控制電動工具或家電的低價微控制器，到機頂盒等設備中使用高度復雜的系統(tǒng)芯片，都屬于嵌入式系統(tǒng)范疇。

因為今天的先進的嵌入式系統(tǒng)可能含有數(shù)百萬支晶體管，所以投入資源或時間給每種應用設計新的硬件是行不通的。相反，基于平臺的解決方案被廣泛用于把普通硬件模塊配置成適用于某一特定應用的硬件設計中。

VERTIGO項目致力于彌補系統(tǒng)級建模和交易級執(zhí)行的驗證與傳統(tǒng)的RTL(寄存器傳輸級)提交描述之間的差距。雖然VERTIGO不會涉及行為級綜合，但是，無論使用何種改進工藝，該項目仍將簡化不同交易級模型(TLM)的一致性驗證和RTL級驗證。研究案例來自意法半導體開發(fā)的嵌入式系統(tǒng)，這些案例將重點介紹與TLM和RTL級相關(guān)的混合級/混合語言流程。

Umberto Rossi是意法半導體的功能驗證支持主管，即VERTIGO項目的負責人，他說：“我們希望在VERTIGO上取得幾項技術(shù)突破。開發(fā)TLM和RTL共用的表達式覆蓋準則，促進不同抽象層之間的系統(tǒng)驗證，是開發(fā)工作中的最重要的部分。”

VERTIGO項目將研究幾項有助于不同階段設計流程的建模和驗證(軟件、TLM-級、RTL-級、模塊級和系統(tǒng)級)的形式方法，以及結(jié)合基于仿真的驗證方法(動態(tài)驗證)的綜合方法，將開發(fā)一種基于斷言的驗證(ABV)方法，這種方法可用于強調(diào)TLM的動靜態(tài)兩種驗證方法，并含有用于測量動靜態(tài)驗證覆蓋的相關(guān)度量。最后，項目團隊將設計一個能夠促進嵌入式平臺測試軟件例程開發(fā)的軟硬件共同驗證環(huán)境的原型。

VERTIGO的驗證標準和OSCI的開發(fā)以及TLM標準化都將參考公共聯(lián)盟像Accelera的發(fā)展計劃。

VERTIGO項目于2006年6月1日啟動，定于2008年11月30日結(jié)束。該項目符合歐盟第六期研究框架計劃(FP6) 2002 – 2006的信息、社會與科技(IST)項目的“嵌入式系統(tǒng)”的戰(zhàn)略目標，詳情查閱:http://cordis.europa.eu/ist /embedded:“給嵌入在智能器件內(nèi)的軟硬件系統(tǒng)開發(fā)下一代建模、設計、實施和操作的技術(shù)、方法、工具。一個端到端的系統(tǒng)愿景將會允許創(chuàng)建注重成本效益的高性能、高可信度、上市時間短、部署快速的環(huán)境智能系統(tǒng)。”

Vertigo項目詳情請登錄網(wǎng)站： www.vertigo-project.eu