基于FPGA的DES、3DES硬件加密技術(shù)

傳統(tǒng)的加密工作是通過在主機上運行加密軟件實現(xiàn)的。這種方法除占用主機資源外，運算速度較慢，安全性也較差。而硬件加密是通過專用加密芯片、FPGA芯片或獨立的處理芯片等實現(xiàn)密碼運算。相對于軟件加密，硬件加密具有加密速度快、占用計算機資源少、安全性高等優(yōu)點。

設計思路

本設計首先用硬件描述語言(VHDL)進行DES(數(shù)據(jù)加密標準)、3DES(三重DES)算法編碼和系統(tǒng)設計，然后采用FPGA 來具體實現(xiàn)。采用FPGA設計靈活，可對芯片內(nèi)部單元進行配置，可以縮短設計周期和開發(fā)時間，同時經(jīng)過優(yōu)化可以達到較高的性能。另外有多種EDA開發(fā)軟件支持FPGA的設計，在本設計中采用了EDA綜合工具Synplify和Altera公司的Quartus II 7.2開發(fā)軟件。

系統(tǒng)的硬件結(jié)構(gòu)

整個系統(tǒng)由FPGA、DSP、時鐘電路、電源電路等部分組成，如圖1所示。FPGA是系統(tǒng)的核心器件。DSP作為控制單元，控制數(shù)據(jù)的傳輸。系統(tǒng)的工作過程是這樣的：在DSP的控制下，主機中待加密的明文數(shù)據(jù)通過PCI總線傳送到FPGA的RAM區(qū)，然后啟動控制模塊的狀態(tài)機，把明文送入DES模塊或3DES模塊進行相應的加密運算。運算的結(jié)果(密文)再返回到主機中。FPGA自帶的JTAG接口用來連接下載電纜到主機的并口，便于用邏輯分析議對系統(tǒng)調(diào)試。EPCS4是FPGA的配置芯片，用來存儲程序。由于系統(tǒng)掉電后FPGA內(nèi)的程序?qū)G失，所以每次上電后FPGA 首先從EPCS4里讀取相應的配置信息。

圖1 系統(tǒng)結(jié)構(gòu)框圖

考慮到本設計中FPGA的RAM容量不能太小，以便存儲較多的數(shù)據(jù);另外用戶I/O引腳數(shù)量應有一定的富裕。最終選擇了Altera公司Cyclone III系列的EP3C25F256C8。其I/O引腳數(shù)是156個，RAM總量為608Kb。

3DES模塊的設計

采用VHDL編程實現(xiàn)DES算法后，通過Synplify生成一個基本的模塊——DES核(如圖2所示)。

圖2 DES核

DES核的引腳功能如下。

clk：時鐘輸入端，本設計時鐘源為50MHz晶振;

reset：復位端，低電平有效;

encrypt：加密、解密選擇端，高電平進行加密操作，低電平進行解密操作;

din[63..0]：數(shù)據(jù)輸入端;

din_valid：數(shù)據(jù)輸入有效端;

key_in[55..0]：密鑰輸入端;

dout[63..0]：數(shù)據(jù)輸出端：

dout_valid：數(shù)據(jù)輸出有效端;

busy：忙信號標志端，當busy為高時說明正在進行算法轉(zhuǎn)換，為低時可以輸入數(shù)據(jù)。

用DES核構(gòu)成的3DES模塊，將其移植到Quartus II 7.2里，通過編程實現(xiàn)對此模塊的控制，設計中用到了狀態(tài)機。狀態(tài)機是組合邏輯和寄存器邏輯的特殊組合，尤其適合于數(shù)字系統(tǒng)的控制設計，系統(tǒng)的狀態(tài)在一定的條件下相互轉(zhuǎn)移。狀態(tài)機的轉(zhuǎn)移圖如圖3所示，下面以加密過程為例，說明具體的實現(xiàn)過程。

圖3 控制模塊的狀態(tài)機

系統(tǒng)復位后FPGA進入空閑狀態(tài)(3DES_IDLE)，當算法選擇信號chooes=’1’時選擇3DES算法;開始信號 start=’1’時，狀態(tài)機進入寫密鑰狀態(tài)(3DES_KEY);在寫密鑰狀態(tài)FPGA將內(nèi)部RAM區(qū)存儲的112位密鑰寫入3DES模塊，寫完后判斷 busy信號，當busy=’0’時進入寫數(shù)據(jù)狀態(tài)(3DES_DATA);在此狀態(tài)，RAM中的一個待加密的明文分組64bit傳入到3DES模塊里，之后3DES模塊將此數(shù)據(jù)進行加密，完成后dout_valid信號變?yōu)楦唠娖?。狀態(tài)機檢測到此信號變高后進入下一狀態(tài)(3DES_RDDATA)，將加密后的密文寫回到RAM區(qū)，之后判斷是否處理完了所有的明文分組，如果未處理完，當busy=’0’時重復3DES_DATA狀態(tài)，加密下一個明文分組，直到處理完所有的明文數(shù)據(jù)，狀態(tài)機才進入3DES_DONE狀態(tài)，從而完成了整個加密過程。解密的過程同加密過程一樣，通過邏輯加以區(qū)分。

DES模塊的設計

DES模塊采用4個DES核并行處理數(shù)據(jù)的流水線設計方法。其狀態(tài)機同3DES類似，所不同的是在寫密鑰狀態(tài)向 DES模塊寫入56位密鑰，在寫數(shù)據(jù)狀態(tài)向DES模塊寫入256位數(shù)據(jù)，每個DES核處理64位數(shù)據(jù)，其中第一個DES核處理數(shù)據(jù)的0～63bit，第二個DES核處理64～127bit，依次類推。操作完成后DES模塊將256位的密文或明文再傳入到RAM里。采用流水線設計可以使4個DES核并行工作，大大提高了加解密速度。