Altera推出收發(fā)器Stratix II GX與 Quartus II軟件5.1版

altera推出第三代具嵌入式串行收發(fā)器的fpga—stratixiigx，該組件采tsmc90nm制程，針對信號完整性的最佳化設計，具備多重gigabit收發(fā)器模塊，低功耗收發(fā)器數(shù)量高達20個，工作速率在622mbps至6.375gbps之間，滿足了當今和未來高速設計的需求。

　　altera表示其根據(jù)客戶需求和今后的協(xié)議發(fā)展趨勢，仔細選擇了stratixiigx收發(fā)器的數(shù)據(jù)范圍，所以該收發(fā)器模塊全面支持多種廣泛應用的協(xié)議，包括pciexpress、串行數(shù)據(jù)接口（sdi）、xaui、sonet、gigabitethernet、serialliteii、serialrapidio和通用電氣接口6gbps長距離和短距離（cei-6g-lr/sr）等。此外，altera并提供完整的系統(tǒng)解決方案，包括知識產(chǎn)權（ip）、系統(tǒng)模型、參考設計、信號完整性工具和支持附件等，可協(xié)助工程師迅速完成設計。

　　stratixiigxfpga采用片內(nèi)動態(tài)可編程發(fā)送預加重、接收均衡和輸出電壓控制技術優(yōu)化眼圖。而且，通過改進的封裝和芯片設計優(yōu)化技術，可設計實現(xiàn)標準i/o同類最佳的信號完整性。而其收發(fā)器每通道6.375gbps時，功耗僅為225mw。此外，該組件在四個區(qū)域布置其收發(fā)器，每個由兩個不同的時鐘源驅(qū)動，每個時鐘源可采用一個高速和一個低速鎖相環(huán)（pll）。這種時鐘和pll組合支持四種不同的數(shù)據(jù)速率，與競爭器件采用的單個pll相比，能夠極大的降低功耗。其等價邏輯單元（le）數(shù)量高達132,540，嵌入式內(nèi)存達到6.7mbits，高密度嵌入式內(nèi)存提高了頻寬。

　　altera亦同時推出quartusii設計軟件5.1版，包含可編程邏輯功耗分析和最佳化的高階工具powerplay技術套件和quartusii漸進式設計流程，可支持設計stratixiigxfpga系列。quartusii軟件5.1版在效能方面的增強，包括對流行的megacore硅智財(ip)功能全面、即刻的授權使用，以及外部邏輯分析儀接口等；并可支持可編程邏輯和結(jié)構(gòu)化asic設計，以達到最佳效能。與quartusii軟件5.0版相比，5.1版的功耗最佳化特性平均降低了20%的動態(tài)功耗，而alterastratixii組件則達到了60%。

　　altera訂購套件現(xiàn)在含有對部分流行megacore功能的全面授權，幫助工程師縮短設計時間。工程師不但可以使用signaltapii嵌入式邏輯分析儀特性，還可以使用新的邏輯分析儀接口功能，在利用邏輯分析儀進行板級除錯時，能夠掌握內(nèi)部fpga節(jié)點的情況。

　　quartusii設計軟件支持主流操作系統(tǒng)，包括windowsxp、windows2000、sunsolaris8和9、redhatlinux8.0、enterprise3.0ws和hp-ux11.0。altera將于2006年第一季度提工stratixiigx系列第一個型號的樣本，客戶現(xiàn)在可以采用hspice模型和quartusii設計軟件5.1進行設計。