基于國產(chǎn)多核處理器的可重構計算機設計（二）

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基于國產(chǎn)多核處理器的可重構計算機設計（一）

2.1.1 器件選型

計算機器件的選型不僅關系到計算機的整體性能，更重要的是，直接影響到潛在用戶目標系統(tǒng)在開發(fā)時硬件設計的復雜度。因此在完成預期功能要求的前提下，計算機元器件的選型應該充分的考慮計算機的應用環(huán)境，如元器件工作與存儲的溫度范圍等。

2.1.2 內(nèi)存設計

龍芯3A處理器上集成2個DDR2通道，每個通道支持的容量為1GB,兩個通道共2GB.每個通道采用8顆16位位寬1GB的內(nèi)存顆粒，兩個通道共16顆內(nèi)存顆粒。其中，CLK0、2一組，CLK1、3一組，即顆粒1、2一組時鐘，顆粒3、4一組時鐘。特別注意：顆粒的鎖相環(huán)電源及地需用磁珠進行隔離。通道的內(nèi)存顆粒連接示意圖如3所示。

2.1.3 電源設計

本設計的電源能夠提供12V、5V的電壓。其它種類電壓依照不同的電流需求由電源模塊或LDO等提供。系統(tǒng)的上電啟動過程，可各路電源同時上電，也可配置處理器I/O、處理器核電壓、南橋核電壓、北橋核電壓的上電順序。

圖3 內(nèi)存顆粒連接示意圖

2.1.4 時鐘設計

設計中選用時鐘芯片SLG8LP625T來產(chǎn)生處理器HT差分時鐘200 MHz,北橋的PCIE及HT 差分時鐘100 MHz、14.318MHz,南橋的A-LINK 差分時鐘100MHz、14.318MHz、48MHz,4個PCIE網(wǎng)絡控制器的差分時鐘100MHz,SuperIO的48MHz.處理器的HT差分時鐘為做兼容設計采用200 MHz的有源晶振。掛在南橋PCI總線上的PCI橋PLX6254、IDE控制器SiI0680、SuperIO所需的33MHz時鐘由南橋輸出。處理器的PCI、BIOS時鐘33MHz由有源晶振及時鐘Buffer輸出，系統(tǒng)時鐘、內(nèi)存時鐘所需的25MHz由有源晶振輸出。4個網(wǎng)絡控制器所需25 MHz由Crystal輸出。SATA時鐘25MHz,RTC時鐘32.768kHz由Crystal輸出。PCI橋PCI6254時鐘66MHz由有源晶振輸出。

2.1.5 其它設計

由于整個系統(tǒng)不需要ACPI電源管理，故設計中不分S5及S0狀態(tài)的電源，但必要的上電先后順序需要滿足。處理器上電時序：當系統(tǒng)上電時，即由CPCI槽供5V、12V電源，處理器核電壓由3.3V的POWERGOOD作為使能信號產(chǎn)生，滿足要求的上電時序。系統(tǒng)啟動時序：南北橋核電壓的POWERGOOD信號經(jīng)MAX708延時200ms后輸出到南北橋芯片，延時信號的上升沿作為觸發(fā)信號輸出到南橋使整個系統(tǒng)啟動。延時信號SB_NB_PWRGD與南北橋復位信號MASTER_RST/經(jīng)與門后作為處理器的復位信號。南橋的LDT _PG、LDT_RST分別作為HT_POWEROK、HT_RST接到處理器，以滿足HT總線的上電時序。南橋的PCI_RST作為南橋PCI總線的復位信號。南橋的A_RST作為全局復位信號復位IDE控制器、網(wǎng)絡控制器、北橋等設備。系統(tǒng)復位時序：復位按鈕可控制整個系統(tǒng)的復位。當系統(tǒng)作為CPCI槽上的從設備時，槽上引入的復位信號可對整個系統(tǒng)復位。

2.2 可重構設計

基于國產(chǎn)多核處理器的可重構計算機的FPGA 配置優(yōu)化和在線重配置如圖4所示。它能夠在計算任務運行的同時對可重構器件上的邏輯資源進行重構。計算任務被劃分為多個配置文件，每次在可重構器件上加載的配置文件與計算任務中的一個部分相對應，因此在計算任務的執(zhí)行過程中需要對可重構器件進行多次重構。

圖4 FPGA配置優(yōu)化和在線重配置示意

基于國產(chǎn)多核處理器的可重構計算機設計流程如圖5,一個應用首先要進行軟件、硬件劃分，決定應用的什么部分用軟件實現(xiàn)，什么部分用硬件實現(xiàn)。在軟、硬件劃分時，通常將控制過程的功能模塊由軟件實現(xiàn)，將數(shù)據(jù)計算密集型的功能模塊由硬件來實現(xiàn)。在軟、硬件劃分后，就將軟件任務映射到微處理器，硬件任務映射到可定制單元（FPGA）。在任務的劃分階段采用非重疊功能調(diào)度、自動化建模（硬件任務劃分、映射）技術、可重構硬件虛擬抽象等手段實現(xiàn)可重構計算。

圖5 基于國產(chǎn)多核處理器的可重構計算機設計流程

2.3 基于國產(chǎn)多核處理器的可重構計算機的IP核設計

IP設計首先是進行規(guī)格的定義，根據(jù)規(guī)格提出功能需求后，建議軟硬件的協(xié)同仿真環(huán)境后進行子模塊的設計實現(xiàn)，具體的設計流程見圖6.

基于國產(chǎn)多核處理器的可重構計算機的構件及IP核集成和測試是為了保證設計實現(xiàn)提供的功能的正確性，保證功能與設計規(guī)格的一致性。通過研究掌握當前主要的驗證手段和驗證策略，形成一套成體系的設計流程。

2.4 基于FPGA的計算加速設計