FPGA的靜態(tài)功耗分析與降低技術(shù)（一）

：FPGA已經(jīng)被廣泛用于實(shí)現(xiàn)大規(guī)模的數(shù)字電路和系統(tǒng)，隨著CMOS工藝發(fā)展到深亞微米，芯片的靜態(tài)功耗已成為關(guān)鍵挑戰(zhàn)之一。文章首先對(duì)FPGA的結(jié)構(gòu)和靜態(tài)功耗在FPGA中的分布進(jìn)行了介紹。接下來提出了晶體管的漏電流模型，并且重點(diǎn)對(duì)FPGA中漏電流單元亞閾值漏電流和柵漏電流進(jìn)行了詳細(xì)的分析。最后根據(jù)FPGA的特點(diǎn)采用雙閾值電壓晶體管，關(guān)鍵路徑上的晶體管采用低閾值電壓柵的晶體管，非關(guān)鍵路徑上的晶體管采用高閾值電壓柵的晶體管，以此來降低芯片的靜態(tài)功耗。

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FPGA因其可以降低成本和設(shè)計(jì)周期，已經(jīng)被廣泛用于實(shí)現(xiàn)大規(guī)模的數(shù)字電路和系統(tǒng)。隨著數(shù)字電路規(guī)模越來越大，時(shí)鐘頻率越來越高，也增加了FPGA的復(fù)雜性和技術(shù)難度。在深亞微米技術(shù)下，隨著導(dǎo)電溝道越來越短，靜態(tài)功耗越來越大，F(xiàn)PGA面臨許多新的挑戰(zhàn)。本文首先簡單介紹了FPGA的結(jié)構(gòu)和靜態(tài)功耗在FPGA中的分布，接下來介紹了晶體管漏電流的原理，提出了FPGA結(jié)構(gòu)中基本單元漏電流的模型并進(jìn)行了分析，最后提出降低靜態(tài)功耗的解決措施。

2 FPGA的結(jié)構(gòu)和靜態(tài)功耗分布

2.1 FPGA的結(jié)構(gòu)和基本組成單元

一個(gè)FPGA的結(jié)構(gòu)如圖1所示。FPGA中含有規(guī)則靈活的可編程配置邏輯塊，簡稱CLB,在它們周圍是一圈可編程輸入輸出模塊，簡稱IOB,兩邊有兩列BRAM,位置是在CLB和IOB的中間。CLB、BRAM和IOB之間是互聯(lián)資源。

FPGA的功能是基于查找表LUT來實(shí)現(xiàn)的，LUT是SRAM的陣列來實(shí)現(xiàn)真值表。圖2說明了2輸入查找表的結(jié)構(gòu)。

FPGA的布線互聯(lián)是基于SRAM控制的可編程開關(guān)實(shí)現(xiàn)的，有三種基本結(jié)構(gòu)，如圖3所示。

2.2 靜態(tài)功耗在FPGA不同單元中的分布

通過對(duì)0.25 μm工藝的FPGA進(jìn)行HSPICE仿真，靜態(tài)功耗在FPGA中不同單元的分布如圖4所示。從圖中可以看出，靜態(tài)功耗主要來自配置SRAM和布線互聯(lián)，超過整個(gè)電路靜態(tài)功耗的70%.