FPGA的靜態(tài)功耗分析與降低技術(shù)（二）

3 FPGA結(jié)構(gòu)中基本單元漏電流分析

3.1 晶體管的漏電流原理

晶體管的漏電流主要包括源漏之間的亞閾值漏電流（Isub）和柵漏電流（Igate），但隨著導(dǎo)電溝道的縮短，也帶來了其他的漏電流。圖5所示為在短溝道下所有的漏電流。

I1為pn結(jié)的反偏漏電流。

I2為源漏之間的亞閾值漏電流。它是在柵壓低于閾值電壓Vth時(shí)，在亞閾值區(qū)域有弱的反型而形成的電流。

I3為穿過柵氧化層形成的柵電流。它是由于柵氧化層厚度越來越薄，電子穿過柵氧化層產(chǎn)生的電流。

I4、I5分別為由于熱載流子效應(yīng)形成的從漏端到柵的電流和從漏端到襯底的電流。

I6為源漏之間的穿通電流，它是由于在短溝道器件下源-襯底之間的耗盡層與漏-襯底之間的耗盡層越來越靠近，當(dāng)這兩個(gè)耗盡層結(jié)合，發(fā)生穿通效應(yīng)而產(chǎn)生的電流。

3.2 FPGA中基本單元漏電流分析

在FPGA中被用來做靜態(tài)漏電流模型的基本單元有：反向器、多路選擇器、SRAM單元、LUT單元、布線開關(guān)。反向器被設(shè)計(jì)為具有相同的上升、下降時(shí)序， 以及盡可能小的延遲和面積開銷。所有的多路選擇器是用面積最小的晶體管來實(shí)現(xiàn)，SRAM單元也是用面積最小的晶體管來實(shí)現(xiàn)，布線開關(guān)的晶體管在面積和延遲 方面做了平衡。所有基本單元中的NMOS和PMOS都被用來考慮亞閾值漏電流，但是僅僅NMOS被用來考慮柵漏電流，因?yàn)镻MOS的柵漏電流要遠(yuǎn)遠(yuǎn)小于 NMOS.當(dāng)NMOS的柵端為高電平時(shí)，即有電流從柵端流向溝道，如圖6所示。

（a）反向器：反向器的亞閾值漏電流在輸入分別為“0”和“1”兩個(gè)狀態(tài)時(shí)都進(jìn)行了建模，如圖7所示。當(dāng)反向器的柵為“0”時(shí)，只有亞閾值漏電流通過反向 器的NMOS管，PMOS管的柵漏電流被忽略。當(dāng)反向器的柵為“1”時(shí)為柵漏電流通過NMOS,亞閾值漏電流通過PMOS管。

（b）多路選擇器：在FPGA中，多路選擇器是通過NMOS傳輸管結(jié)構(gòu)來實(shí)現(xiàn)的。多路選擇器中的漏電流非常依靠輸入的狀態(tài)。圖8描述了一個(gè)4選1多路選擇器的結(jié)構(gòu)，當(dāng)選擇信號為（0,0）和輸入向量為（0010）時(shí)就存在亞閾值漏電流和柵漏電流，僅僅一個(gè)Q3傳輸管有亞閾值漏電流，其他三個(gè)傳輸管Q2、 Q4、Q6有柵漏電流。當(dāng)保持選擇信號不變，輸入向量變化到（0110）時(shí)，就會有三個(gè)傳輸管Q1、Q3、Q5有亞閾值漏電流，兩個(gè)傳輸管Q1、Q6有柵 漏電流。