基于內(nèi)插和QLA技術(shù)的并行DDS的實(shí)現(xiàn)
1 引 言 直接數(shù)字頻率合成技術(shù)(direel digital frequencysynthesis,dds)稱為第三代頻率合成技術(shù),他利用正弦信號的相位與時(shí)間呈線性關(guān)系的特性,通過查表的方式得到信號的瞬時(shí)幅值,從而實(shí)現(xiàn)頻率合成。這種方法不僅可以產(chǎn)生不同頻率的正弦波,而且具有超寬的相對帶寬,超高的變頻速率,超細(xì)的分辨率以及相位的連續(xù)性和產(chǎn)生任意波形(awg)的特點(diǎn)?! ∧壳八褂玫拇蟛糠謉ds結(jié)構(gòu),在相位累加模塊和相位幅度轉(zhuǎn)換模塊均采用了流水線技術(shù)和某些壓縮算法等,但都不能從根本上解決dds的輸出頻率受外部時(shí)鐘頻率約束的瓶頸以及波形的輸出質(zhì)量受查找表容量限制的問題。因此在對dds的結(jié)構(gòu)進(jìn)行深入研究的基礎(chǔ)上,我們在相位累加器部分以并行結(jié)構(gòu)來實(shí)現(xiàn),在相位幅度轉(zhuǎn)換模塊的設(shè)計(jì)采用了qla(quad line approximation)技術(shù)結(jié)合改善的sunderland法,最后在fpga(field programmable gate array)中進(jìn)行驗(yàn)證,無雜散動(dòng)態(tài)范圍(spur free dynamic range,sfdr)可達(dá)63 dbc,3.3 v下總功耗僅為170 mw,大大提高了輸出頻率和頻譜純度,降低了功耗?! ? dds工作原理 dds[1,2]主要由相位累加器、波形存儲模塊和數(shù)模轉(zhuǎn)換器等組成。在外部參考時(shí)鐘作用下,相位累加器以步長增加,輸入到波形存儲模塊內(nèi),波形存儲模塊包含一個(gè)周期正弦波的數(shù)字幅度信息,每個(gè)地址對應(yīng)正弦波中0~360°范圍的一個(gè)相位點(diǎn),波形存儲模塊把輸入的地址相位信息映射成正弦波幅度的數(shù)字量信號,驅(qū)動(dòng)數(shù)模轉(zhuǎn)換器輸出模擬量,當(dāng)相位累加器累加滿量時(shí)就會(huì)產(chǎn)生一次溢出,這樣就完成了dds輸出信號的一個(gè)頻率周期。設(shè)相位累加器的位寬為n,時(shí)鐘頻率為fekn為步長,則產(chǎn)生信號頻率為knfc/2n,可得到相位累加器的輸出狀態(tài)為?! ? 3 dds具體結(jié)構(gòu)實(shí)現(xiàn)及優(yōu)化 3.1 相位累加器的設(shè)計(jì) 相位累加器通常采用流水線技術(shù)來提高累加速度,但是以犧牲邏輯資源為代價(jià)。因此為能節(jié)省資源的同時(shí)又保證加法器的運(yùn)算速度,本文使用了progression-ofstates技術(shù),他可具體描述為幾個(gè)加法器并行執(zhí)行的結(jié)構(gòu)。由累加器的輸出狀態(tài)am可得到相位累加器輸出的連 續(xù)4個(gè)狀態(tài):