FPGA/CPLD狀態(tài)機(jī)的穩(wěn)定性設(shè)計(jì)

　　隨著大規(guī)模和超大規(guī)模FPGA/CPLD器件的誕生和發(fā)展,以HDL(硬件描述語言)為工具、FPGA/CPLD器件為載體的EDA技術(shù)的應(yīng)用越來越廣泛.從小型電子系統(tǒng)到大規(guī)模SOC(Systemonachip)設(shè)計(jì),已經(jīng)無處不在.在FPGA/CPLD設(shè)計(jì)中,狀態(tài)機(jī)是最典型、應(yīng)用最廣泛的時(shí)序電路模塊,如何設(shè)計(jì)一個(gè)穩(wěn)定可靠的狀態(tài)機(jī)是我們必須面對(duì)的問題.

　　1、狀態(tài)機(jī)的特點(diǎn)和常見問題

　　標(biāo)準(zhǔn)狀態(tài)機(jī)分為摩爾(Moore)狀態(tài)機(jī)和米立(Mealy)狀態(tài)機(jī)兩類.Moore狀態(tài)機(jī)的輸出僅與當(dāng)前狀態(tài)值有關(guān),且只在時(shí)鐘邊沿到來時(shí)才會(huì)有狀態(tài)變化.Mealy狀態(tài)機(jī)的輸出不僅與當(dāng)前狀態(tài)值有關(guān),而且與當(dāng)前輸入值有關(guān),這一特點(diǎn)使其控制和輸出更加靈活,但同時(shí)也增加了設(shè)計(jì)復(fù)雜程度.其原理如圖1所示.

　　

 

　　根據(jù)圖1所示,很容易理解狀態(tài)機(jī)的結(jié)構(gòu).但是為什么要使用狀態(tài)機(jī)而不使用一般時(shí)序電路呢?這是因?yàn)樗哂幸恍┮话銜r(shí)序電路無法比擬的優(yōu)點(diǎn).

　　用VHDL描述的狀態(tài)機(jī)結(jié)構(gòu)分明,易讀,易懂,易排錯(cuò);

　　相對(duì)其它時(shí)序電路而言,狀態(tài)機(jī)更加穩(wěn)定,運(yùn)行模式類似于CPU,易于實(shí)現(xiàn)順序控制等.

　　用VHDL語言描述狀態(tài)機(jī)屬于一種高層次建模,結(jié)果經(jīng)常出現(xiàn)一些出乎設(shè)計(jì)者意外的情況:

　　在兩個(gè)狀態(tài)轉(zhuǎn)換時(shí),出現(xiàn)過渡狀態(tài).

　　在運(yùn)行過程中,進(jìn)入非法狀態(tài).

　　在一種器件上綜合出理想結(jié)果,移植到另一器件上時(shí),不能得到與之相符的結(jié)果.

　　狀態(tài)機(jī)能夠穩(wěn)定工作,但占用邏輯資源過多.

　　在針對(duì)FPGA器件綜合時(shí),這種情況出現(xiàn)的可能性更大.我們必須慎重設(shè)計(jì)狀態(tài)機(jī),分析狀態(tài)機(jī)內(nèi)在結(jié)構(gòu),在Moore狀態(tài)機(jī)中輸出信號(hào)是當(dāng)前狀態(tài)值的譯碼,當(dāng)狀態(tài)寄存器的狀態(tài)值穩(wěn)定時(shí),輸出也隨之穩(wěn)定了.經(jīng)綜合器綜合后一般生成以觸發(fā)器為核心的狀態(tài)寄存電路,其穩(wěn)定性由此決定.如果CLOCK信號(hào)的上升沿到達(dá)各觸發(fā)器的時(shí)間嚴(yán)格一致的話,狀態(tài)值也會(huì)嚴(yán)格按照設(shè)計(jì)要求在規(guī)定的狀態(tài)值之間轉(zhuǎn)換.然而這只是一種理想情況,實(shí)際CPLD/FPGA器件一般無法滿足這種苛刻的時(shí)序要求,特別是在布線后這些觸發(fā)器相距較遠(yuǎn)時(shí),CLOCK到達(dá)各觸發(fā)器的延時(shí)往往有一些差異.這種差異將直接導(dǎo)致狀態(tài)機(jī)在狀態(tài)轉(zhuǎn)換時(shí)產(chǎn)生過渡狀態(tài),當(dāng)這種延時(shí)進(jìn)一步加大時(shí),將有可能導(dǎo)致狀態(tài)機(jī)進(jìn)入非法狀態(tài).這就是Moore狀態(tài)機(jī)的失效機(jī)理.對(duì)于Mealy狀態(tài)機(jī)而言,由于其任何時(shí)刻的輸出與輸入有關(guān),這種情況就更常見了.

　　2　狀態(tài)機(jī)設(shè)計(jì)方案比較

　　2.1　采用枚舉數(shù)據(jù)類型定義狀態(tài)值

　　在設(shè)計(jì)中定義狀態(tài)機(jī)的狀態(tài)值為枚舉數(shù)據(jù)類型,綜合器一般把它表示為二進(jìn)制數(shù)的序列,綜合后生成以觸發(fā)器為核心的狀態(tài)寄存電路,寄存器用量會(huì)減少,其綜合效率和電路速度將會(huì)在一定程度上得到提高.

　　例1　定義狀態(tài)值為枚舉類型的狀態(tài)機(jī)VHDL程序.

　　library ieee;

　　use ieee.std_logic_1164 all;

　　entity example is

　　port(clk:in std_logic;

　　mach_input:in std_logic;

　　mach_outputs:out std_logic_vector(0 to 1));

　　end example;

　　architecture behave of example is

　　type states is(st0,st1,st2,st3); --定義states為枚舉類型

　　signal current_state,next_state:states;

　　begin

　　state_change:process(clk) --狀態(tài)改變進(jìn)程

　　begin[!--empirenews.page--]

　　wait until clk‘event and clk=‘1‘;

　　current_state<=next_state;

　　end process state_change;

　　combination:process(current_state,mach_input)

　　…… --輸出狀態(tài)值譯碼,給"next_state"賦新值.省略

　　end behave;

　　

 

　　圖2　枚舉類型的狀態(tài)機(jī)綜合后的波形

　　例1是一個(gè)四狀態(tài)全編碼狀態(tài)機(jī),綜合后的仿真波形如圖2所示.從放大后的局部可以看出輸出狀態(tài)值從“01”到“10”轉(zhuǎn)換過程中出現(xiàn)了過渡狀態(tài)“11”.從微觀上分析中間信號(hào)“Current_state”狀態(tài)轉(zhuǎn)換過程,狀態(tài)寄存器的高位翻轉(zhuǎn)和低位翻轉(zhuǎn)時(shí)間是不一致的,當(dāng)高位翻轉(zhuǎn)速度快時(shí),會(huì)產(chǎn)生過渡狀態(tài)“11”,當(dāng)?shù)臀环D(zhuǎn)速度快時(shí)會(huì)產(chǎn)生過渡狀態(tài)“00”.若狀態(tài)機(jī)的狀態(tài)值更多的話,則產(chǎn)生過渡狀態(tài)的概率更大.如果在非全編碼狀態(tài)機(jī)中,由于這種過渡狀態(tài)的反饋?zhàn)饔?將直接導(dǎo)致電路進(jìn)入非法狀態(tài),若此時(shí)電路不具備自啟動(dòng)功能,那么電路將無法返回正常工作狀態(tài).

　　因?yàn)闋顟B(tài)機(jī)的輸出信號(hào)常用作重要的控制,如:三態(tài)使能,寄存器清零等.所以這種結(jié)果是不允許的,如何消除此類過渡狀態(tài)呢?方法之一是采用格雷碼表示狀態(tài)值.

　　2.2　用格雷碼表示狀態(tài)值

　　格雷碼的特點(diǎn)是任意相鄰兩個(gè)數(shù)據(jù)之間只有一位不同,這一特點(diǎn)使得采用格雷碼表示狀態(tài)值的狀態(tài)機(jī),可以在很大程度上消除由延時(shí)引起的過渡狀態(tài).將例1改進(jìn)之后的程序如例2.

　　例2　采用格雷碼表示狀態(tài)值的狀態(tài)機(jī).

　　library ieee;

　　use ieee.std_logic_1164 all;

　　entity example is

　　port(clk:in std_logic;

　　mach_input:in std_logic;

　　mach_outputs:out std_logic_vector(0 to 1));

　　end example;

　　architecture behave of example is

　　constant st0:std_logic_vector(0 to 1):="00";

　　constant st1 :std_logic_vector(0 to 1):="01";

　　constant st2:std_logic_vector(0 to 1):="11";

　　constant st3:std_logic_vector(0 to 1):="10";

　　signal current_state,next_state:std_logic

　　vector(0to1);

　　begin

　　……

　　endbebave;

　　采用該方法,寄存器的狀態(tài)在相鄰狀態(tài)之間跳轉(zhuǎn)時(shí),只有一位變化,產(chǎn)生過渡狀態(tài)的概率大大降低.但是當(dāng)一個(gè)狀態(tài)到下一個(gè)狀態(tài)有多種轉(zhuǎn)換路徑時(shí),就不能保證狀態(tài)跳轉(zhuǎn)時(shí)只有一位變化,這樣將無法發(fā)揮格雷碼的特點(diǎn).

　　2.3　定義“ONEHOT”風(fēng)格的狀態(tài)值編碼

　　雖然VHDL語言的目標(biāo)之一是遠(yuǎn)離硬件,但是到目前為止并沒有完全實(shí)現(xiàn),所以VHDL程序在針對(duì)不同的器件綜合時(shí),仍然會(huì)有很大差異.特別是FPGA器件,當(dāng)我們采用格雷表示狀態(tài)值,描述一個(gè)簡(jiǎn)單的狀態(tài)機(jī)時(shí),就可能出現(xiàn)不穩(wěn)定結(jié)果.在針對(duì)FPGA器件寫程序時(shí),我們可以將狀態(tài)值定義為“ONEHOT”風(fēng)格的狀態(tài)碼,將上例稍作修改,見例3.

　　例3　采用“ONEHOT”編碼的狀態(tài)機(jī)

　　library ieee;

　　use ieee std_logic_1164.all;

　　entity example is

　　port(clk:in std_logic;[!--empirenews.page--]

　　mach_input:in std_logic;

　　mach_outputs:out std_logic_vector(0 to 1));

　　endexample;

　　architecture behave of example is

　　constant st0:std_logic_vector(0 to 3):="0001";

　　constant st1:std_logic_vector(0 to 3):="0010";

　　constant st2:std_logic_vector(0 to 3):="0100";

　　constant st3:std_logic_vector(0 to 3):="1000";

　　signal current_state,next_state:std_logic vector(0 to 3);

　　begin

　　……

　　對(duì)FLEX10K系列器件綜合后的仿真結(jié)果如圖3所示.

　　

 

　　圖3　采用“ONEHOT”編碼的狀態(tài)機(jī)綜合后的波形

　　如圖3所示,在輸入信號(hào)穩(wěn)定以后,狀態(tài)機(jī)的輸出信號(hào)也穩(wěn)定下來,定義這種風(fēng)格的狀態(tài)碼來設(shè)計(jì)基于FPGA的狀態(tài)機(jī)是一種不錯(cuò)的選擇.

　　然而在輸入信號(hào)跳變時(shí),電路還是會(huì)出現(xiàn)不穩(wěn)定現(xiàn)象.此時(shí)我們已不能只從狀態(tài)值編碼方式尋找解決方法.回頭看看狀態(tài)機(jī)的原理框圖不難發(fā)現(xiàn):狀態(tài)寄存器的輸出值是必須符合建立保持時(shí)間約束關(guān)系的.在上述狀態(tài)機(jī)中雖然采用了各種不同的編碼方式但都不能徹底消除這種過渡狀態(tài),我們將電路結(jié)構(gòu)稍作改進(jìn),一種更好的結(jié)構(gòu)如圖4所示.這種結(jié)構(gòu)的狀態(tài)機(jī)可有效抑制過渡狀態(tài)的出現(xiàn).這是因?yàn)檩敵黾拇嫫髦灰鬆顟B(tài)值在時(shí)鐘的邊沿穩(wěn)定.將上述程序改進(jìn)之后的程序如圖4.

　　……

　　architecture behave of example1is

　　type states is(st0,st1,st2,st3); 定義states為枚舉類型

　　signal current_state,next_state:states;

　　signal temp:std_logic_vector(0 to 1); 定義一個(gè)信號(hào)用于引入輸出寄存器

　　begin

　　state_change:process(clk) --狀態(tài)改變進(jìn)程

　　begin

　　wait until clk‘eventandclk=‘1‘;

　　current_state<=next_state;

　　mach_outputs<=temp;

　　end process state_change;

　　……

　　

 

　　

 

　　圖5　改進(jìn)后的狀態(tài)機(jī)綜合后的波形

　　顯然這種結(jié)構(gòu)的狀態(tài)機(jī)穩(wěn)定性優(yōu)于一般結(jié)構(gòu)的狀態(tài)機(jī),但是它占用的邏輯資源更多,電路的速度可能下降,在設(shè)計(jì)時(shí)應(yīng)綜合考慮.

　　另外,為防止電路進(jìn)入非法狀態(tài),可以設(shè)計(jì)成自啟動(dòng)結(jié)構(gòu),在VHDL描述的狀態(tài)機(jī)中添加一個(gè)“when others”語句是行之有效的.

　　3　選擇不同編碼方式、不同結(jié)構(gòu)的狀態(tài)機(jī)的技巧

　　3.1　針對(duì)不同結(jié)構(gòu)器件選擇不同編碼風(fēng)格

　　基于乘積項(xiàng)結(jié)構(gòu)的CPLD器件適合于設(shè)計(jì)全編碼狀態(tài)機(jī),在全編碼狀態(tài)機(jī)中采用格雷碼表示狀態(tài)值.這對(duì)于邏輯資源較少的器件是一種不錯(cuò)的優(yōu)化方法.

　　基于查找表結(jié)構(gòu)的FPGA器件適合于設(shè)計(jì)成“ONEHOT”方式編碼的狀態(tài)機(jī),這種結(jié)構(gòu)狀態(tài)機(jī)只用一位二進(jìn)制數(shù)表示一個(gè)狀態(tài),可提高穩(wěn)定性,但要占用更多的邏輯資源.

　　3.2　根據(jù)邏輯資源大小選擇狀態(tài)機(jī)結(jié)構(gòu)

　　當(dāng)設(shè)計(jì)的狀態(tài)機(jī)狀態(tài)轉(zhuǎn)換次序出現(xiàn)多路徑時(shí),采用格雷碼表示狀態(tài)值不會(huì)有任何作用,因?yàn)榇藭r(shí)有些相鄰狀態(tài)不只是一位不同.在邏輯資源允許的情況下,可以考慮在狀態(tài)機(jī)后級(jí)增加一級(jí)輸出寄存器,可確保輸出不產(chǎn)生毛刺,使狀態(tài)機(jī)輸出穩(wěn)定可靠的信號(hào).