基于Matlab／DSP Builder任意波形信號(hào)發(fā)生器的兩種設(shè)計(jì)

0 引言
    在當(dāng)今的科技信息社會(huì)中，尤其是在電子設(shè)計(jì)和信號(hào)測試系統(tǒng)中，通常需要一些復(fù)雜、特定頻率的信號(hào)，通常的信號(hào)發(fā)生器難以滿足要求，市場上出售的一些任意信號(hào)發(fā)生器的價(jià)格昂貴，體積較大，不能滿足實(shí)際的需要。
    Altera DSP Builder是一款系統(tǒng)級(jí)的設(shè)計(jì)工具，依賴于Mathworks公司的數(shù)學(xué)分析工具M(jìn)atlab／Simulink，可以在Sireulink中進(jìn)行圖形化設(shè)計(jì)和仿真，同時(shí)又可以通過signalCompiler把Matlab／Simulink的模型文件(．mdl)轉(zhuǎn)換成相應(yīng)的硬件描述語言VHDL，本文用兩種方法，即傳統(tǒng)型的任意信號(hào)發(fā)生器和基于直接數(shù)字頻率合成(DDS)的任意信號(hào)發(fā)生器，在DSPBuilder的開發(fā)工具下實(shí)現(xiàn)任意信號(hào)發(fā)生器的設(shè)計(jì)，不涉及到編程，操作簡單。

1 傳統(tǒng)型任意信號(hào)發(fā)生器的設(shè)計(jì)
1．1 設(shè)計(jì)原理
    傳統(tǒng)型任意信號(hào)發(fā)生器原理比較簡單，將時(shí)鐘源作為地址發(fā)生器(計(jì)數(shù)器)的輸入時(shí)鐘，通過改變時(shí)鐘源的頻率，可以實(shí)現(xiàn)調(diào)整地址發(fā)生器(計(jì)數(shù)器)產(chǎn)生地址的變化速率，從而達(dá)到改變輸出波形與輸出頻率的目的。當(dāng)?shù)刂钒l(fā)生器輸出值等于待生成波形數(shù)據(jù)存儲(chǔ)器中波形數(shù)據(jù)的地址時(shí)，待生成波形數(shù)據(jù)存儲(chǔ)器將輸出此數(shù)據(jù)到高速D／A轉(zhuǎn)換，將其變?yōu)槟M信號(hào)，經(jīng)低通濾波器后輸出所需波形。D／A的輸出頻率fuot與待生成波形數(shù)據(jù)存儲(chǔ)器的波形數(shù)據(jù)點(diǎn)數(shù)N以及時(shí)鐘源的頻率fclk關(guān)系為：
   
    由式(1)可知，只要改變數(shù)據(jù)波形點(diǎn)數(shù)N就能控制輸出信號(hào)的頻率。
1．2 系統(tǒng)設(shè)計(jì)
   根據(jù)圖1所示的原理框圖，在Matlab／DSP Builder平臺(tái)上，建立傳統(tǒng)型任意信號(hào)發(fā)生器的Simulink模型，如圖2所示。

   在圖2中，Increment Decrement模塊起到一個(gè)地址發(fā)生器的作用，隨著時(shí)鐘的輸入不斷累加輸出，ROM模塊存放待生成信號(hào)的波形數(shù)據(jù)，輸入模塊input通過produt模塊控制信號(hào)的輸出。
    利用Matlab強(qiáng)大的仿真功能，方便、快捷地生成給定頻率、周期、脈寬的任意波形數(shù)據(jù)，但生成的數(shù)據(jù)通常是浮點(diǎn)型的，要將其轉(zhuǎn)換為十六進(jìn)制的Hexadecimal(Itel-Form)File(．hex)格式的文件，然后將*．hex文件添加到ROM存儲(chǔ)器中，設(shè)置系統(tǒng)模型的參數(shù)，就可以得到任意信號(hào)波形。

2 基于DDS的任意信號(hào)發(fā)生器的設(shè)計(jì)
2．1 設(shè)計(jì)原理
    基于DDS的任意信號(hào)發(fā)生器結(jié)構(gòu)框圖如圖3所示。由圖3可以看出，相位累加器在系統(tǒng)時(shí)鐘的控制下以頻率控制字長的步長進(jìn)行累加，輸出的線性相位序列和相位控制字相加后對(duì)待生成波形數(shù)據(jù)ROM查表尋址，待生成波形數(shù)據(jù)ROM查找表輸出相應(yīng)波形的離散序列，再由DAC將其轉(zhuǎn)換為模擬量，把存入的數(shù)據(jù)重新整合起來。此過程實(shí)際完成了相位到幅度的轉(zhuǎn)換。

    設(shè)系統(tǒng)時(shí)鐘為fclk，頻率輸入字為Freword，相位輸入字為Phaseword，N是相位累加器的數(shù)據(jù)位寬(頻率輸入字的數(shù)據(jù)位寬)，相位調(diào)制器的位寬為M，則DDS的輸出信號(hào)頻率為：
   
    輸出信號(hào)的相移為：
   
    由式(2)和式(3)可知，改變頻率輸入字和相位輸入字就可以分別控制輸出信號(hào)的頻率和相位。[!--empirenews.page--]
2．2 系統(tǒng)設(shè)計(jì)
    根據(jù)圖3所示的框圖，在Matlab／DSP Builder平臺(tái)上，建立基于DDS的任意信號(hào)發(fā)生器的Simulink模型，如圖4所示。

    該系統(tǒng)中，共有三個(gè)輸入：Freword為頻率字輸入、Phaseword為相位字輸入、input為信號(hào)輸入控制模塊。ROM模塊中裝載要輸出信號(hào)的波形數(shù)據(jù)。input模塊通過product模塊控制信號(hào)的輸，Delay模塊，Parallel Adder Subtractor模塊和Phasewordl模塊構(gòu)成相位累加器，相位調(diào)制部分由Parallel Adder Subtractorl模塊和Bus Conversion構(gòu)成，加法器使用了Pipeline，內(nèi)部已含寄存器，因而加法器出來后就無需再加延時(shí)模塊。選擇頻率字為8 000 000，相位字輸入為100。
    同樣，利用Matlab將待生成波形的．hex文件添加到ROM存儲(chǔ)器中，設(shè)置各模塊的參數(shù)，即可得到所需的信號(hào)波形。

3 系統(tǒng)仿真
    只要將待生成信號(hào)的波形數(shù)據(jù)添加到圖2或圖4的ROM模塊中，設(shè)置各模塊的參數(shù)，就可得到任意所需波形，本文只給出傳統(tǒng)方法下生成的正弦波信號(hào)和基于DDS生成的三角波信號(hào)的系統(tǒng)仿真。
3．1 傳統(tǒng)型正弦波信號(hào)的系統(tǒng)仿真
    由QuartusⅡ生成的正弦波信號(hào)的．hex文件如表1所示。

    將正弦波的數(shù)據(jù)．hex文件添加到圖2的ROM模塊中，設(shè)置系統(tǒng)模型的參數(shù)，系統(tǒng)仿真結(jié)果如圖5所示。

3．2 基于DDS的三角波信號(hào)的系統(tǒng)仿真
    由QuartusⅡ生成的三角波信號(hào)的．hex文件如表2所示。

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    將三角波的數(shù)據(jù)．hex文件添加到圖4的ROM模塊中，設(shè)置系統(tǒng)模型的參數(shù)，系統(tǒng)仿真結(jié)果如圖6所示。

4 系統(tǒng)的硬件實(shí)現(xiàn)與測試
    雙擊圖2或圖4中SignalCompiler，在彈出的對(duì)話框中點(diǎn)擊“Compile”，DSP Builder將會(huì)調(diào)用QuartusⅡ進(jìn)行全程編譯，這個(gè)過程包括創(chuàng)建QuartusⅡ工程、綜合和適配。會(huì)自動(dòng)將mdl文件轉(zhuǎn)換為QuartusⅡ能夠識(shí)別的VHDL源程序。
    打開QuartusⅡ9．O環(huán)境，打開DSP Builder自己建立好的工程，最后選擇cycloneⅡ系列的FPGA芯片EP2C8Q208C，鎖定好相關(guān)引腳，再將．sof文件下載到EP2C8Q208C芯片中。
    完成下載后，傳統(tǒng)的方法是用邏輯分析儀接到FPGA的管腳上進(jìn)行硬件測試，該方法繁瑣且復(fù)雜，為解決此問題，可使用QuartusⅡ自帶的嵌入式邏輯分析儀SignalTapⅡ進(jìn)行硬件測試。
    打開SignalTapⅡ，設(shè)置好所要觀測信號(hào)的觸發(fā)狀態(tài)、采樣時(shí)鐘和數(shù)據(jù)深度，之后將文件保存為．stp文件，并添加到系統(tǒng)工程里，然后啟動(dòng)完整編譯。
    對(duì)傳統(tǒng)方法下生成的正弦波信號(hào)和基于DDS生成的三角波信號(hào)進(jìn)行SignalTapⅡ硬件測試，結(jié)果如圖7所示。對(duì)比圖7，圖5和圖6，表明兩種設(shè)計(jì)方法的正確性。

    將硬件電路接入高速D／A轉(zhuǎn)換電路，用示波器檢測D／A輸出，會(huì)看到相應(yīng)波形。

5 結(jié)語
    基于Matlab／DSP Builder的系統(tǒng)實(shí)現(xiàn)方案形象直觀，本文采用兩種方法在DSP Builder下實(shí)現(xiàn)了任意信號(hào)發(fā)生器的設(shè)計(jì)，通過Simulink的系統(tǒng)仿真和SignalTapⅡ的硬件測試，證實(shí)了設(shè)計(jì)方法的正確性，取得了預(yù)期的效果。
    DSP Builder作為Matlab／Simulink中的一個(gè)工具箱，使得用FPGA設(shè)計(jì)DSP系統(tǒng)完全可以通過Simulink的圖形化界面進(jìn)行，使用DSPBuil-der設(shè)計(jì)任意波形信號(hào)發(fā)生器的所有基本組件都已經(jīng)存在，只需要對(duì)每個(gè)組件設(shè)置參數(shù)后逐一連接就可以，從而使得一個(gè)復(fù)雜電子系統(tǒng)設(shè)計(jì)變得相當(dāng)容易而且直觀，利用SignalCompiler很容易將模型轉(zhuǎn)換為VHDL語言，不涉及到編程，操作更簡單，開發(fā)速度大大加快。