隨著數(shù)字技術(shù)的飛速發(fā)展，各種數(shù)字顯示屏也隨即涌現(xiàn)出來有LED、LCD、DLP等，各種數(shù)字大屏幕的控制系統(tǒng)多種多樣，有用ARM+FPGA脫機控制系統(tǒng)，也有用PC+DVI接口解碼芯片+FPGA芯片聯(lián)機控制系統(tǒng)，在這里我們講述一種不僅可以用于控制全彩LED大屏幕的顯示，而且還可以作為發(fā)送端輸出高清圖像數(shù)據(jù)。采用的聯(lián)機控制系統(tǒng)對全彩LED大屏幕進行控制。即PC+DVI接口解碼芯片+FPGA芯片+輸出接口模式的聯(lián)機控制系統(tǒng)。
DVI接口概述
DVI全稱為Digital Visual Interface，它是基于TMDS（Transition Minimized Differential Signaling，最小化傳輸差分信號）電子協(xié)議作為基本電氣連接。TMDS是一種微分信號機制，可以將像素數(shù)據(jù)編碼，并通過串行連接傳遞。顯卡產(chǎn)生的數(shù)字信號由發(fā)送器按照TMDS協(xié)議編碼后通過TMDS通道發(fā)送給接收器，經(jīng)過解碼送給數(shù)字顯示設(shè)備。
目前的DVI接口分為兩種，一個是DVI-D接口，只能接收數(shù)字信號，接口上只有3排8列共24個針腳，其中右上角的一個針腳為空，不兼容模擬信號。
另外一種則是DVI-I接口，可同時兼容模擬和數(shù)字信號。兼容模擬幸好并不意味著模擬信號的D-Sub接口可以連接在DVI-I接口上，而是必須通過一個轉(zhuǎn)換接頭才能使用，一般采用這種接口的顯卡都會帶有相關(guān)的轉(zhuǎn)換接頭。
本文敘述中用到的接口是DVI-D全數(shù)據(jù)接口。
FPGA控制全彩LED大屏幕系統(tǒng)原理
1 DVI解碼芯片控制原理
圖3輸入部分顯示了FPGA芯片控制解碼芯片控制原理圖，所選的FPGA芯片是Xilinx公司的Spantan_3系列的 X3C1400A-5，該芯片可以實現(xiàn)對DDR_SDRAM最大時鐘為200MHz的控制。在該系統(tǒng)中用到的DVI解碼芯片是TI公司生產(chǎn)的芯片型號為 tfp401的解碼芯片，該芯片通過接收由計算機DVI接口傳輸來的編碼圖像數(shù)據(jù)，輸出到DVI解碼芯片，該芯片將串行數(shù)據(jù)解碼成24位的R（Red）、 G(Green)、B(Blue)三原色并行數(shù)據(jù)，以及行同步、場同步、數(shù)據(jù)使能和時鐘信號，然后將解碼后的RGB圖像數(shù)據(jù)、行同步、場同步、數(shù)據(jù)使能和時鐘控制信號送給FPGA芯片，將圖像數(shù)據(jù)緩沖到FPGA芯片的FIFO中，在這里須注意，當采集圖像的分辨率很大時，該數(shù)據(jù)傳輸?shù)臅r鐘信號最高可達到 165MHz，輸出的并行圖像數(shù)據(jù)為24位的數(shù)據(jù)，所以最大帶寬可達到3.96GHz，在選取外部存儲器是須考慮帶寬的要求。
圖1 DVI-D接口
DDC:Display Data Channel (顯示數(shù)據(jù)通道)----指主機與顯示設(shè)備的通訊方式?；贓nd-user的即插即用功能的需求，VESA定義了DDC標準。包含 DDC1/DDC2B/DDC2B+等方式。DDC2B是主機與顯示設(shè)備準雙向通信，基于I2C通信協(xié)議。只有主機向顯示器發(fā)出需求信號，并得到顯示器的響應(yīng)后，才送出EDID資料。EDID:Extended Display Identification Data(外部顯示設(shè)備標志數(shù)據(jù))----指DDC通信中傳輸?shù)娘@示設(shè)備數(shù)據(jù)。EDID包含顯示設(shè)備的基本參數(shù)，如制造廠商、產(chǎn)品名稱、最大行場頻、可支持的分辨率等。圖中的E2PROM是一個重要的存儲器，存儲由計算機傳來的制造廠商、產(chǎn)品名稱、最大行場頻、可支持的分辨率等參數(shù)，只有該存儲器工作起來后，DVI接口才可以正常工作，該存儲器顯示數(shù)據(jù)通道為DDC，在這里與DVI接口插上時，該處有個上拉電阻進行指示，計算機會自動將各種參數(shù)輸入到該存儲器，這樣才可以從DVI接口輸出以各種參數(shù)為標準的圖像數(shù)據(jù)。
圖2 DVI-I接口[!--empirenews.page--]
2 選取存儲圖像數(shù)據(jù)的緩沖存儲器
根據(jù)上述采集圖像數(shù)據(jù)的帶寬要求，在這里用的是DDR-SDRAM存儲器，時鐘最大為200MHz，數(shù)據(jù)位寬為16位，所以，最高帶寬可達到6.4GHz，利用率達到65%即可滿足上述DVI接口芯片輸入到FPGA芯片的帶寬要求。
由于從DVI芯片輸入到FPGA芯片的圖像數(shù)據(jù)最大的時鐘是165MHz，與輸出到DDR-SDRAM存儲器的時鐘頻率200MHz不同步，所以，在這里FPGA芯片中要用到異步FIFO進行緩沖，將從DVI解碼芯片輸入的圖像數(shù)據(jù)緩沖到寬度為24位，深度為2048的FIFO中，其中輸入時鐘根據(jù)輸入的圖像分辨率計算得出，最大可輸出的時鐘為165MHz，然后再從FIFO緩沖期將數(shù)據(jù)輸出到DDR-SDRAM存儲器，其中輸出到DDR -SDRAM的圖像數(shù)據(jù)的時鐘為200MHz，輸出的時鐘為雙數(shù)據(jù)率始終，即數(shù)據(jù)有效時鐘可達到400MHz，再將DDR-SDRAM存儲器中的圖像數(shù)據(jù)輸出到FPGA芯片中，在這里輸出到FPGA芯片的緩沖階段，需要借助FIFO對輸出到外部接口芯片進行緩沖。
3 圖像處理
由于人眼看到的圖像亮度是非線性等級的，該系統(tǒng)的輸出到存儲器的圖像是線性的，所以需進行校正處理，在這里運用了gamma校正算法進行處理，Y=KXr，F(xiàn)PGA芯片對gamma校正的實現(xiàn)過程就是進行數(shù)據(jù)的映射，對從FIFO輸出到外部接口的圖像數(shù)據(jù)進行數(shù)據(jù)的一一映射。得到輸出圖像，從輸出接口將校正后的圖像數(shù)據(jù)輸出到外部器件。
圖3 FPGA控制全彩大屏幕LED系統(tǒng)原理圖
4 應(yīng)用于不同領(lǐng)域的兩種輸出接口模式
①FPGA芯片輸出端連接驅(qū)動電流芯片
該接口的使用適合于輸出的是多路驅(qū)動電流芯片，用FPGA芯片輸出管腳時序控制多路外部驅(qū)動電流芯片，驅(qū)動電流芯片再對RGB發(fā)光二極管進行控制，最后將整個電腦想要顯示的圖像顯示到大屏幕LED上。
②接收端為以太網(wǎng)線的接口
該接口適合于對一路輸入DVI解碼芯片接口圖像的輸出，該接口可以用于遠距離傳輸圖像信息，應(yīng)用于大屏幕的LED的顯示。
顯示設(shè)備采用DVI接口優(yōu)點
DVI傳輸?shù)氖菙?shù)字信號，數(shù)字圖像信息不需經(jīng)過任何轉(zhuǎn)換，就會直接被傳送到顯示設(shè)備上，減少了數(shù)字向模擬再到數(shù)字煩瑣的轉(zhuǎn)換過程，大大節(jié)省了時間，因此它的速度更快，能有效消除拖影現(xiàn)象，使用DVI進行數(shù)據(jù)傳輸，信號不衰減，色彩更純凈，更逼真。計算機內(nèi)部傳輸?shù)氖嵌M制的數(shù)字信號，使用VGA接口連接全彩LED大屏幕顯示器，就需要先把信號通過顯卡中的D/A轉(zhuǎn)換器轉(zhuǎn)變?yōu)镽、G、B三原色信號和行、場同步信號，這些信號通過模擬信號線傳輸?shù)饺蔐ED大屏幕上，還需要相應(yīng)的A/D轉(zhuǎn)換器將模擬信號再一次轉(zhuǎn)變成數(shù)字信號，才能在全彩LED大屏幕上顯示出圖像。在上述的D/A、A/D轉(zhuǎn)換和信號傳輸過程中不可避免信號的損失和受到干擾，從而導(dǎo)致圖像出現(xiàn)失真甚至顯示錯誤。DVI接口無須進行這些轉(zhuǎn)換，避免了信號的損失，使圖像的清晰度和細節(jié)表現(xiàn)力都得到了大大的提高。
結(jié)束語
該設(shè)計系統(tǒng)實現(xiàn)的FPGA芯片控制全彩大屏幕的圖像顯示系統(tǒng)，不僅可以用于小尺寸分辨率（256×192）的全彩LED大屏幕控制系統(tǒng)的顯示，還可以遠距離的以太網(wǎng)傳輸圖像數(shù)據(jù)，將該圖像數(shù)據(jù)發(fā)送到多塊接收模板，多塊接收板的拼接可以用于顯示分辨率（1920×1280）的高清彩色圖像的大屏幕。
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