為了保護NiosⅡ嵌入式系統(tǒng)的運行現(xiàn)場,在掉電之前,需要把系統(tǒng)的重要數(shù)據(jù)保存在非易失存貯器中。針對這種保存的數(shù)據(jù)量不大特點,本文提出采用"NiosⅡ+AT24C02"設計方案,在介紹AT24C02A芯片主要特性和分析I2C通信協(xié)議原理基礎上,重點介紹Nios Ⅱ與AT24C02A之間接口電路的設計方法,包括接口電路的寄存器定義、邏輯功能模塊設計和驅動程序的編寫三個方而的內(nèi)容,利用嵌入式邏輯分析儀(SigalTap Ⅱ Logic Analyzer)來分析接口信號時序,分析結果表,本接口所產(chǎn)生的讀寫時序滿足I2C的通信協(xié)議要求,驗證了設計的正確性。
1 AT24C02A芯片簡介
AT24C02A芯片,是由ATMEL公司生產(chǎn)的基于I2C總線型的串行電可擦除的可編程存儲器(EEPROM),內(nèi)部含有2Kbit的存儲單元,是通過二根線(SDL與SCL)與外部I2C控制器交換數(shù)據(jù)。
AT24C02A芯片的主要特性如下:
低電壓和標準電壓操作
-2.7(VCC=2.7V至5.5V)
-1.8(VCC=1.8V至5.5V)
片內(nèi)存儲容量為256×8 bit(2K)
2線串行接口
施密特觸發(fā)器,過濾輸入的噪聲抑制
雙向數(shù)據(jù)傳輸協(xié)議
100 kHz(1.8V、2.5V、2.7V)和400 kHz(5V)兼容性
寫保護引腳的硬件數(shù)據(jù)保護。
2 I2C通信協(xié)議
2.1 I2C通信協(xié)議簡介
AT24C02A器件采用成本低廉的I2C(Inter integrat-ed Circuit)總線通信協(xié)議,SDA和SCL均為雙向I/O線,通過上拉電阻接正電源。當總線空閑時,兩根線都是高電平。連接總線的器件的輸出級必須是集電極或漏極開路的。I2C總線的數(shù)據(jù)傳送速率在標準工作方式下為100kbit/s,在快速方式下,最高傳送速率可達400kbit/s。
在數(shù)據(jù)傳送過程中,必須確認數(shù)據(jù)傳送的開始和結束信號(也稱啟動和停止信號)。當時鐘線SCL為高電平時,數(shù)據(jù)線SDA由高電平跳變?yōu)榈碗娖絼t定義為"開始"信號;當SCL為高電平時,SDA由低電平跳變?yōu)楦唠娖絼t定義為"結束"信號。開始和結束信號都由主器件產(chǎn)生。在開始信號以后, 總線即被認為處于忙狀態(tài);在結束信號以后的一段時間內(nèi),總線被認為是空閑狀態(tài)。
在I2C總線開始信號后,依次送出器件地址和數(shù)據(jù),I2C總線上每次傳送的數(shù)據(jù)字節(jié)數(shù)不限,但每一個字節(jié)必須為8位,而且每個傳送的字節(jié)后面必須跟一個認可位(第9位),也叫應答位(ACK)。從器件的響應信號結束后,SDA線返回高電平,進入下一個傳送周期。
2.2 AT24C02A器件讀寫時序
一個寫功能要求一個8位數(shù)據(jù)字地址隨設備地址字和acknowledgement(承認)。在這個地址的收據(jù)之上,EEPROM將再響應由一個0且時鐘在第一個8位數(shù)據(jù)字。隨著8位數(shù)據(jù)字的收據(jù),EEPROM將輸出一個0且尋址設備,例如一個微控制器,必須指定帶停止條件的寫時序。在這個時間EEPROM進入一個internally-timed(內(nèi)部定時)寫時序,tWR,對于非易失性內(nèi)存。所有輸入關閉在這個鞋周期之間且EEPROM將不響應直到寫完成(關系Figure 2)。
讀功能被初始化與寫功能相同由外部的讀/寫選擇位在設備地址字被設置為1。有三個讀功能:當前地址讀取,隨機地址讀取和順序讀取。
當前地址讀取:內(nèi)部數(shù)據(jù)字地址計數(shù)器包含最后一個地址訪問在最后一個讀或寫功能期間,以1遞增。這個地址保持有效在芯片電源提供工作期間。地址“折返”在讀來自于最后內(nèi)存頁到第一頁的第一個字節(jié)期間。這個地址“折返”在寫來自于當前頁的最后一個字節(jié)到同樣頁的第一個字節(jié)期間。
圖2為寫(讀)AT24C02A器件中指定地址存儲單元的數(shù)據(jù)幀格式,圖2(a)為寫操作的幀格式,(b)為讀操作幀格式。要想把一個字節(jié)數(shù)據(jù)發(fā)送到器件中(或從器件中讀取一個字節(jié)數(shù)據(jù))除了給出具體的地址信息之外,還要給出該器件的控制信息:首先由控制器發(fā)出“啟動”信號,啟動I2C總線的通信,然后發(fā)送一個控制字節(jié),前7位為器件的片選地址,最后1位為讀寫控制位,“0”表示寫,“1”表示讀。當傳完控制字節(jié)之后,掛在I2C總線的所有的器件比較控制字節(jié)片選地址(前7位)是否與自已的物理地址一致,如一致,則發(fā)一個應答信號??刂破鹘邮盏綉鹦盘栔螅侔l(fā)器件內(nèi)部存儲單元地址和其他的信息。
3 AT24C02A讀寫控制接口設計
3.1 寄存器組定義
為了實現(xiàn)NiosⅡI能與外部設備進行交換數(shù)據(jù),首先要在AT24C08讀寫控制接口中定義寄存器,包括數(shù)據(jù)寄存器、狀態(tài)寄存器和控制寄存器。表4-1AT24C02A讀寫控制器內(nèi)部寄存器定義的情況:STate_Re為此接口電路的狀態(tài)寄存器,最低位有效,用來表示接口電路的狀態(tài),“1”表示接口處于“忙”狀態(tài)中,此時表示接口正處于讀寫外部設備(AT24C02A)中,不能對此控制接口進行操作,只到接口處于“0”狀態(tài)時為止;Address_Re為數(shù)據(jù)寄存器,用于存放NiosⅡ要訪問AT24C02A器件內(nèi)部單元的地址數(shù)據(jù);CONtrol_Re為控制寄存器,控制著接口電路啟動或停止,“1”為啟動,“0”停止;Data_Re為數(shù)據(jù)寄存器,用于存放傳輸?shù)臄?shù)據(jù);Con_r/w_Re為控制寄存器,控制數(shù)據(jù)的傳輸方向,高電平為讀(輸入),低電平為寫(輸出)。
3.2 邏輯功能模塊設計
在接口電路中,除了定義接口電路的寄存器組之外,還要利用硬件描述語言來描述接口電路要實現(xiàn)的功能,即邏輯功能模塊的設計。接口電路要完成的主要功能是,用接口電路產(chǎn)生如圖3所示的時序,成功讀寫外部存儲器件。在本設計中,采用了有限狀態(tài)機來實現(xiàn)這一功能,圖3為本設計的各個狀態(tài)之間轉換狀態(tài)圖:當NiosⅡ要交換數(shù)據(jù)時,首先要讀State_Re的值,并判定電路是否為“空閑”狀態(tài),只有狀態(tài)機處在空閑狀態(tài),才允許進行一次讀寫操作,并修改狀態(tài)寄存器的值為“忙”狀態(tài);當完成一次讀寫操作時,修改狀態(tài)寄存器的值為“閑”狀態(tài)。
4 在NiosⅡIDE環(huán)境中軟件設計
打開NiosⅡEDS,并點擊new菜單建立工程文件,在IDE環(huán)境中完成接口電路驅動程序編寫。驅動程序主要的任務,是判斷接口電路所處的狀態(tài),當接口電路處于“閑”狀態(tài)時,設置好接口電路中的寄存器中的值,并啟動一次讀寫操作。圖4為驅動程序的算法流程圖。
5 測試結果
為了驗證設計的正確性,對以上設計進行測試。在測試的過程中,可以利用嵌入式邏輯分析儀(SigalTapⅡLogic Analyzer)來分析信號時序,打開工程文件,點擊File菜單,為本設計新建一個矢量波形文件(Vectorwaveform File),把要測試的信號添加到此文件中來,并設置好相關參數(shù),保存并編譯系統(tǒng),然后把系統(tǒng)的配制文件下載到EP1C6Q240C8可編程器件中等待調試,最后,在:NiosⅡ的ID E中,把驅動程序下載到可編程器件中,并在QuartusⅡ軟件中打開矢量波形文件,觀察被測信號的時序,圖5為接口電路把數(shù)據(jù)為“11111111”寫到地址為“10101010”單元中的時序圖。從圖可以看出,啟動時序、數(shù)據(jù)傳輸時序和停止時序都滿足I2C通信協(xié)議要求,驗證了本接口電路的正確性。
6 結束語
本文在討論了I2C通信協(xié)議的基礎上,重點介紹了AT24C02A讀寫接口電路設計方法,包括接口電路的寄存器定義、邏輯功能模塊設計和驅動程序的編寫,并利用嵌入式邏輯分析儀(SigalTapⅡLogic Analyzer)對本接口電路進行測試,測試結果表明,本設計滿足設計要求,并在實際電路中得到應用。